Устройство для умножения последовательных п-разрядных двоичных кодов

Устройство для умножения последовательных п-разрядных двоичных кодов

Иллюстрации

Показать все

Реферат

 

о НИЕ

ИЗСБРЕТЕ Н И Я

Союз Советских

Социалистических

Республик

> 769543

Ф

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 23.05.78 (21) 2622874/18-24 (51) М.Кл,з 6 06 1= 7!52 с присоединением заявки— (23) Приоритет— (43) Опубликовано 07.10.80. Бюллетень ¹ 37 (45) Дата опубликования описания 21.11.80

Государственный комитет по делам изобретений н открытий

i 53) УДК 681.14 (088.8) (72) Авторы изобретения

В. Г. Чачанидзе, Г. Г. Асатиани, T. О. Кублашвили, О. Г. Смородинова, Р. 3. Мирианашвили и Н. Д. Адамия (71) Заявитель

Институт проблем управления (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

ПОСЛЕДОВАТЕЛЬНЫХ п-РАЗРЯДНЫХ

ДВОИЧ НЫХ КОДОВ

Изобретение относится к области .вычислительной техники и предназ начено для нектарного умножителя синхронно, поступающих в последовательном дополнительном двоичном коде чисел, в которых знак содержится в и-м разряде и сначала посту.пают младшие разряды.

Известно устройство для умножения двух синхронно поступающих в последовательно дополнительном двоичном коде чисел, в которых знак .содержится в и-м разряде и сначала поступают младшие разряды. Устройство содержит сдвиговый регист р, распределитель, стат ичеоюий регистр, а также элементы И,и последовательно од норазрядные сумматоры. При обработке больших массивов .данных производительность .известного устройства для умножения последовательных и-разрядных кодов значительно уменьшается, так как оно реализует т умножений за 2mn тактов, где n— разрядность последовательного двоичного кода, а предлагаемое устройство реализует т умножений за (тп+ т+ и — 2) тактов, где mn та ктов приходятся собственно на

$ ìíoæåíèå т па|р множимого .и множителя, т тактов —,на развязку произведений, а и представляет собой время начальной реакц,ин устройства 11).

Наиболее близким техническим решением к изобретению является устройство для умножения последовательных и-разрядных двоичных кодов, содержащее (и — 1) -разрядный статический регистр, каждый еди,ничный разрядный вход которого соединен с выходом соответствующего элемента И первой группы, а .каж дый единичный разрядный выход подключен к одному из входов элемента И второй группы, а также (n — 1) -разрядный сдвпговый регистр, информ а ционны и вход которого соединен с шиной множимого и другим входом первого элемента И второй группы, единичный

15 выход т-го разряда сдвигового регистра подключен к другому входу (i+1) -го элемента И второй группы, выход:каждого из .которых, начиная со второго, соединен с одним из входов соответствующего последо20 зательного одноразрядного сумматора группы, а также л- разрядный распределитель, единичный выход L-го,разряда, которого подключен к одному из входов (т+1)-го элемента И первой группы, причем один из входов первого элемента И первой группы и вход распределителя соединены с выходом элемента ИЛИ, один,из отходов которого подключен к шине управления, а другой вход соединен через элемент задержки с единичным выходом п-го разряда распре76954ll делителя,,другпе входы элементов И первой группы подключены к шине множителя, а также два D -триггера, входы синхронизации которы.; соединены с единичным выходом (n — 1) -ro разряда распределителя, причем информационный вход первого DÄ,триггера подключен к шине множлмого. а информационный вход второго D„-триггеgapa соединен с шиной множите7я, единичный выход (n — 1) -го разряда распределителя соединен также с одним,из входов первого .последовательного одноразрядного сумматора, второй вход которого подключен к нулевому выходу последнего разряда сдвитового регистра, а выход соединен с одним из входоз первого элемента И, второй вход которого подключен к единичному выходу второго D<-триггера, а выход .соединен с одним из входов второго последовательного одноразрядного сумматора (2).

Эти устройства позволяют реализовать векторное умножение синхрочно поступающих в последовательном дополнительном двоичном коде чисел.

Целью, изобретения является расширение функциональных возможностей устройсгва для умножения последовательны.; п-разрядных двоичных кодов за счет реал изации векторного умножения.

Эта цель достигается за счет того, что успройство для умножения последовательных п-разрядных двоичных кодов, содерж ит п-.ðàçðÿäíûé распределитель, (и — 1)разрядный сдзиговый,регистр, первую и вторую группу элементов И, группу последовательных однораЗрядных сумматоров, первый и второй D<-триггеры, элемент ИЛИ, элемент задержки, первый последовательный одноразрядный сумматор, первый элемент И, второй последовательный одноразрядньш сумматар, (и 1)-разрядный стати ческий регистр, каждый един ичный разрядный вход которого соединен с выходом соответствующего элемента И первой группы, а каждый единичный разрядный .выход подключен,к первому входу соответствующего элемента И второй группы, информацион:ный .вход (п — 1)-разрядного сдзигового репистра соединен с шиной множимсго и вторым входом первого элемента И второй группы, един ичный выход I-го разряда сдзигового регистра подключен ко второму входу (i+1) -го элемента И второй группы (i=1,2,.... n — 1), выход (i+1)-го элемента И второй группы соединен с первым зходоM l.-го последовательного одноразрядного сумматора группы, единичньш выход i-го ,разряда п-разрядно го распределителя под ключен к первому входу (i+ 1) -го элемента

И пер вой группы, причем первый вход первого элемента И первой группы и вход распредел ителя соединены с выходам элемента

ИЛИ, один из входов |которого подключе к шине управления, а другой вход подсоедине н к элементу задержки, выход которого

l5

25 зо

65 связан с ед..ничным выходом п-го разряда распределителя, вторые входы элементов И первой группы подключены к ш ине множителя, а входы cIIHxpoHHзации первого и второго DI-триггеров соединены с единичным выходом (и — 1) -го,разряда распределителя, п"вчем информационный вход первого D„триггера подключен к шине множимого. а информационный вход второго 0 -триггвра соединен с шиной множите 7я. единичный выход (и — 1) -го разряда распределителя подключен к первому;входу первого последозательното одноразрядного сумматора, второй вход которого подключен к нулевому,выходу последнего разряда сдвигового регистра, а выход соединен с перовым входом первого элемента И, второй вход которого подключен к единично му выходу второго Р -триггера, а выход, соединен с первым выходом второго последовательногo одноразрядного сумматора, третью группу элементов If, руппу элементов НЕ, три дополнительных последовательных однораз рядных сумматора, TlpiH дополнительных элемента И и один дополнительный элемент

НЕ, RS-триггер и п;разрядный элемент задержки. Нулевой, вход i-гс разряда статического регистра соединен с ед|иничным выходом (i — 3)-го разряда распределителя. причем нулевой вход первого разряда статического регистра подключен к единичному выходу (п — 1)-го разряда распреде7ителя, нулевой выход второго разряда стат Iческого регистра соединен с единичным выходом п-го разряда, распределителя, а нулевой вход третьего разряда статического pel II тра llo3K 1IOHeH Ic Bblxog) элемента ИЛИ.

Шина множителя через последовательно соединенные п-разрядный элемент задержI;H» дополнительный элемент HE связана с первым входом первого дополнительного последовательного сумматора, второй вход которого подключен .к единичному выходу (п — 1)-го,разряда распределителя, а выход подключен к первому .входу первого дополнительного элемента И,,второй вход которого подсоединен к единичному выходу первого D<-триггера, а его выход соединен первым входом второго дополнительного последовательного одноразрядного сумматора, второй вход которого подключен к выходу второго последовательного одноразрядного сумматора, а выход соединен с первым входо м третьего дополн ительного последовательного одноразрядного сумматора, а выход соединен с первым входом третьего дополнительного .последовательного одноразрядчого сумматора, другой вход которого подключен к выходу второго дополните7ьного элемента И, а выход соединен с первым вхoдoм третьего дополнительного элемента И, второй вход которого подключен к единичному выходу RS-триггера, а выход соединен с шиной произведения. Нулевой,п единичный входы RS-триггера сое769541

27 — 15 третьей группы; элементы H L

28 — 1 — 28 — 15 группы.

На фиг. 2 изображены логические уров60 ни 29 на шине 5 множимого; логические уровни 80 на ш ине 11 множителя; логические уровни 31 .на выходе элемента ИЛИ

8; логические у ровни 32, 33, 84 соответст65 дннены соответственно с единия;-:ымл Bbl. одами (n — -2)-го и (n — 1)-го разрядов заспределителя. Входы второго долo.-:,.-лггельного элемента И подключены к единичиь1м выходам D<-триггеров и единоличному выходу (п — 3)-го разряда распределителя. Первый вход i-Io элемента И третьей группы подсоединен ко входу соответствующего элемента HE группы, выход которого соедииен с единичным выходом (i — 1)-го разряда распределителя, а другой вход, подключен к выходу (i — 1)-го последовательного одноразрядного сумматора группы, а выход соединен со BTolpbl>I входом l-го последовательного одно разрядного сумматора группы. Первый вход первого элемента И Третьей пруппы через соответствующий элемент HE группы соединен с выходом элемента ИЛИ, другой вход подключен к,выходу первого элемента И второй группы, а выход соединен со вторым входом перво о последовательного однораз|рядного сумм атора пруппы. Выход последнего элемента

И третьей группы подключен ко второму: ,входу второго последовательного однозаз25 рядного сум матара. Нулевые входы .О,— триггеров соединены с единичным выходом (п — 2)-го разряда распределителя.

На фиг. 1 представлена функциональная схема устройства для умножечия последа- З0 вательных и разрядных двоичных кодов; ча фиг. 2, З,и 4 — временные диаграммы функционирования устройства. Устройство для умножения последовательных и-разрядных двоичных кодов для случая и=}6 содержит З5 (n — 1) -разрядный статический регистр 1; элементы 2 — 1, 2 — 15 И первой группы; элементы 3 — 1, 8 — 15 И второ"; разрядный сдвигозый .регистр (и — 1) 4; шину

5 множимого; последовательные однораз- 40 .рядные сумматоры б — 1, б — 15 группы; п-разрядный распределитель 7; элемент 8 ИЛИ;

IllHHV 9 VllpBB leHHH; э leMelHT 10 задержки; шину 11 множ ителя; DI-триггеры 12, 13; первый последовательный одноразрядный сум- 45 матор 14; первый элемент 15 И; второй последовательный одноразрядный сумматор 16; п-разрядный элемент 17 задержки; дополнительный элемент 18 НЕ; первый допол.: нтельный последовательный одчоразрядный суматор 19; перловый дополнительный элемент 20 И; второй дополнительный последовательный одноразрядный сумматор 21; третий дополнительный последовательный одноразрядный сумматор 22; второй дополчительный элемент 23 И; третий дополчительный элемент И 24; RS-триггер 25, шину 26 произведения, элементы И 27 — 1, зенно на единичных выходах первого, второго,и шестнадцатого разрядов распределителя 7; логические уровни 85 на выходе элемента И 3 — 1; логические уровни 86 — 44 соответственно на выходах элемента И 7 — 1, сумматора 6 — 1, элемента И 27 — 2, сумматора 6 — 2 и т. д. на выходах элемечТоВ 27 — 2, 6 — 3, 27 — 4, 6 — 4, 27 — 5. На ф:1г. 3 изображены логические уровни 45—

61 соответственно íа выходах сумматора

6 — 5, элемента И 27 — б, сумматора 6 — 6, злемента И 27 — 7 и т. д. на выходаi элементов б — 7, 27 — 8, б — 8, 27 — 9, б — 9, 27 — 1(i, б — 10, 27 — 11, б — 11, 27 — 12, б — 12, 7 — 13, б — 13. На фиг. 4 изображены логич clille 3 ooBHH 6, 68, 64 cooTBOTcTBE HH0 а выходах элемента И 27 — 14, сумгматора

6 — 14 и элемента И 27 — 15; логнческие1 уровни 65 на единичном, выходе Dl-триггеза 13; логические урони и 66 .на выходе

=умматора 14; логические уровни 67 на выходе элемента И 15; логические уровни 68 на зыходе элемента НЕ 18; логические . poB:-;и 69 На единичном выходе DI-тригге .а 12; логические уровни 70 на выходе сумматора 19; логические уровни 71 на,выходе элемента И 20; логические уровни 72, 73 соответственно на выходах сумматоров 16 и

21; логические уровни 74 .на выходе элемент", И 28; логические уровни 75,на выходе с, мматора 22; логические уровни 76 на единичном выходе Ю-триггера 25; логические уровни 77,на шине 26 произведения.

Устройсвзо .работает следующим образом. Подача множ|имого по шине 5 и множителя по шине 11 на устройство для умножения лоследовательных и-разрядных двоичных кодов осуществляется с К (и+1) +1 такта по ((К+ 1) (n+ 1) — 1)-й такт, где

К=0,1,2,..., К, а каждый ((К+1) (и+1))-й такт является промежуточным между подачами пар множимого и множителя (см. элюры 29 и 30 на фиг. 2). Снятие произведения с шины 26 осуществляется с К(п+

+ 1) + n такта .по ((К+ 2) (n+ 1) — 3)-й такт, а каждый ((К+1) (и+1) — 2)-й такт является промежуточны м (ом. эпюру 77 на фиг. 4). В связи с тем, что в случае n=16 каждый семнадцатый такт является промежуточны м между подачами пар множимого и множителя, распределитель 7, элемент

ИЛИ 8 и элемент задержки 10 образуют семнадцатитактный цикл. В исходном состоянии по шине установки (на фиг. 1 не показана) статический 1 и сдвиговый 4 реBHcTlpbI, распределитель 7, D<-триггеры 12 и

13 и RS-триггер 25 устанавливаются в состояние, при .котором на единичных разрядHbn выходах статического 1 и сдвигового 4 регистров и распределителя 7, а также на единичных выходах Dl-т риггеров 12 и 18 и

RS-триггера 25 имеются нулевые логические уровни. На первом такте (единственный раз за беспрерывное функционирование устройства для умножения последовательных п-разрядных двоичных кодов), по шине 9 управления подается единичный лопический уровень, распределение которого на единичных выходах распределителя 7 .начинается со второго такта (см. эпюры 82, 88 и 84 на фиг. 2). При этом на (i+1)-м такте един ичный логический уровень с еди.ничного выхода -го разряда .распределителя 7 через элемент И 2(i+1) осуществляет запись логического уровня (i+1) -го разряда множителя в (i+ 1) -й разряд регистра

1 и установку в нулевое состояние (i+3)-го разряда последнего. Аналогично на каждом (К(и+1) 1-1)-м такте единичный логический уровень с,выхода элемента ИЛИ 8 через элемент И 2 — 1 осуществляет запись логгических уровней первых,раз рядов множителей в первый разряд .регистра,1 и установку в нулевое состояние третьего разряда последнего. В результате этого .первый множитель за (и — 1) тактов:запишется в регист р 1. Аналопично заспись .второго множителя в регистр 1,начинается с 18-.го такта и т. д. Логические уровни множителя через регистр 1 и множимого через, шину 5 и регистр 4 подаются на входы элементов И

8 — 1, И 8 — 2,..., И 8 — 15, с выходов которых снимаются частные п роизведения. Последние через элементы И 27 — 1, И 27—

2,..., И 27 — 14 суммируются на сумматоipax б — 1, 6 — 2,..., 6 —.14 (см. эпюры с 85 ло 44,на фиг. 2, эпюры с 45 по 61 на фиг.

3 и эпюры 62 и 68 на фиг. 4). Результать, умножений снимаются с выхода элемента

И 27 — 15 (ом. эпюру 64 на фиг. 4). Логические у ровни с выхода элемента ИЛИ 8 и единичных выходов, распределителя 7 через элементы НЕ 28 —;1, НЕ 28 — 2,, НЕ

28 — 15 управляют элементами И 27 — 1, И

27 — 2,..., И 27 — 15, осуществляя развязку между произведениями,путем отбрасыза н ия младших и фазрядо в. На каждом ((К+1) (и+1) — 1) м такте с единичного выхода 16.го раз ряда распределителя 7 на вход синхронизации Dt-триггера 18 подаегся единичный лопичесмий уровень. Вследствие этого .на указанных тактах:B Di-триггере 18 фиксируются знаки множителей. В случае отрицательного, множителя D<-триггер 18 устанавливается в единоличное состоявие (см. эпюру 65 на фиг. 4). В результате этого, соответствующий поправочный член, «оторый образуется на выходе сумматора

14 (см. эпюру бб на фиг. 4), через элемент

И 15 (см. эпюру 67 на фиг. 4) на сумматоре 16 (см. эпюру 72 на фланг. 4) суммируется с результатом умножения, которое снимается с,выхода элемента И 27 — 15 .и в этом случае представляет собой псевдопроизведение. В очередногм цикле с единичного вь.хода (и — 2) -го разряда распределителя 7

D,-триггер 18 устанавливается в исходное (,нулевое) состояние. Аналогично на каждом ((К+1) (и+1) — 1) м такте с единичного выхода 16-го разряда распределителя 7

5 !

О

0»

55 (A ) o 1001101011111001

lB ) 1.010010010100011

32768 множитель

И !1ÍÎÆËÚ40ÃÎ

27557

В = —;,=,, заданных 16-разрядными допол32768 ьцтельчыми кодами (cog) (> = 0.11100 1011100010 и (8,) о„— — 1.0010.10001011011. на вход синхронизации D>-триггера 12 подается единичный логический уровень.

Вследствие этого на указанных тактах в

D -триггере 12 фиксируется знаки víîæHмых. B случае отрицательного множимого

D -триггер (устанавливается в единичное состояние (см. эпюру 69 на фиг. 4). В результате этого соответствующий поправочный член, который образуется на выходе сум матс ра 19 (см. эпюру 70 на фиг. 4), че.рез элемент И 20 (см. эпюру 7! на фиг. 4) на сумматоре 21 (см. эпюру 78 на фиг. 4) суммируется с результатом умножения, который снимается с выхода сумматора 16 и в этом случае представляет собой псевдопроизведение. В очередном цикле с единичного выхода (n — 2)-го разряда расц»еделителя 7 D<-триггер 12 устанавливается з исходное (нулевое) состояние. Элемент И

28 (см. эпюру .74 на фиг. 4) на каждом ((К+2) (и+ 1) — 3)-м такте в случае отрицательных множителей и множимых вырабатывают единичный логический уровень, который на сумматоре 22 (см. эпюру 75 на фиг. 4) суммируется с результатом умножения, который снимается с выхода сумматора 21 и в этом случае представляет собой псевдопроизведение. С единичного выхода (n —.1) -го разряда распределителя 7 R5триггер 25 на каждом (К(и+1) +и)-v, такте устанавливается,в единичное состояние (см. эпюру 76 на фиг. 4) и через элемент И

24 разрешает подачу логических уровчей произведений на шину 26 (см. эпюру 77 на фиг. 4). Возврат RS-триггера 25 в исходное (нулевое) состояние .и осуществление тем самым развязки .между произведениями осуществляется на каждом ((К+1) (n+

+ 1) — 2)-м такте с единичного выхода (n — 2) -го разряда распределителя 7. Г1ля примера на фиг. 2, 3 и 4 да ны BpQMeHHb!I диаграммы функционирования устройства для у множения последовательных nipaaрядных двоичных кодов для слу чая i MHo25863 жения множимого А —— — — — HB множи10768

23389 тель В, = — „—,—.„-, заданных 16-разрядными ,»276о дополнительными кодами

769541

25

Про??зведение (С(), = 0.100100000011100=

18460 снимается с шины 2б с 16 по 31 такты, а произведение (Сг),„, = 1.001111101100010, которому соответствует (С,)„, = — 0.1 1000001001 1 1 10

24734 — —, с 33 по 48 такты.

32768

Таким образом, в предлагаемом,изобретении достигается расш(ирение функцио(нальных возможностей устройства для умножения последовательных п-разрядны. двоичных кодов путем реализации векторного умножения. В результате для реализации умножен(ий в .предложенном устройстве по сравнению с известными тратится на (mn — т — и+2) тактов. При и=16 и м m=10 предложенное,устройство извест,ные по быстродействию превосходит на 136 тактов, а пр(и т — с — в 1,88 раз.

Формула изобретения

Устройство для умножения последовательных п-разрядных двоичных кодов, содержащее п-.ðàçðÿäíûé распределитель, (e — 1) -разрядный сдвиговой регистр, пер,вую и вторую группу элементов И, группу последовательных однораз(рядных сумматоров, первый и второй D(-триггеры, элеменг

ИЛИ, элемент задержки, первый последовательный одноразрядный сумматор, первый элемент И, второй последовательный одноразрядный сумматор, (п — 1) -разряд?ный статический регистр, каждый единичный;разрядный вход которого соединен с выходом соответствующего элемента И первой пруппы, а каждый единичный разрядный выход подключен к первому входу соответствующего элемента И второй груп.пы, информационный вход (n — 1)-разрядного сдвигавого регистра соединен с шиной множ1имого и вторым входом первого элемента И второй группы, един ичный выход

i-го разряда сдвигового регистра подключен ко второму входу (i+1)-го элемента И второй группы (i = 1,2,..., и — 1). выход ((+1)-го элемента И второй группы соединен с первым входом i-го последовательного одноразрядного сумматора группы, еди.ничный .вход i-го разряда и-разрядчого (распределителя подключен к первому зходу (i+1)-го элемента И первой группы, причем первый вход первого элемента И первой группы и вход распределителя соединены с выходом элемента ИЛИ, один из зходоз которого подключен к ш!Нне управления, а др гой вход подсоед?lнен к Э.leменту задержки, выход .которого сзяза,:-. с единичным выходом п-го разряда распределителя, вторые входы элементов И пер30

ВОЙ ГрА ппы подклlочены к шине мно?кптсля, а входы синхpoH II331IIHII первого и второго О(-триггеров соединены с единичным выходом (и — 1) -го разряда распределителя, причем информационный зхОд первого

D(-триггера подклlочен .к шине,:множимого, а информационный вход второго D(-тр?гггера соединен с шиной множителя, ед11НН1ный выход (n — 1) -го раз(ряда распределителя подключен к первому входу первого последовательного одноразрядного сумматора. второй вход которого подключен к нулевому выходу последнего разряда сдвигозогo регистра, а выход соединен с первым зxoдом первого элемента И, второй вход которого подключен к единичному выходу второго D(-триггера, а выход соединен с первым входам второго последовательного одноразрядного сумматора, о т л и ч à 10щ е е с я тем, что. с целью расширения функциона IbHblx возможностей за счет реализап(ии векторного умножения, оно содержит третью группу элементов И, группу элементов НЕ, трп дополнительных последовательных одноразрядных сумматора, три дополните;IbHblx элемента И и один дополнительный элемент HE, RS-триггер и-разрядный элемент задержки, .нулевой вход i-го разряда статического регистра соединен с единичным выходом (i — 3)-го разряда распределнтеля, причем нулевой вход первого разряда статического регистра,подключен к единичному,выходу (п — 1)-го разряда распределителя, нулевой выход второго разряда статического регистра соединен с един(?!чны м выходом и-го разряда распредел(ителя, а нулевой вход третьего разряда статического регистра подключен к выходу элемента ИЛИ, шина множителя через последовательно соединенные и-разрядный элемент задержки и дополнительный элемент НЕ связан с первым входом первого дополнительного последовательного сумматора, второй, вход которого подключен к единичному выходу (п — 1)-го разряда распределителя, а выход подключен к первому входу первого дополнительного элемента

И, второй вход кото(рого подсоединен к единичному выходу .первого 0(-триггера, а его вы. од соединен с первым входом второго дополнительного последовательного одноразрядного сумматора, второй вход которого подключен к выходу второго .последовательного одноразрядного сумматора, а выход соединен с первым входом третьего допэлн??тельного последовательного одноразрядного суммагора, второй вход которого подключен .к выходу второго дополнительного элемента И, а выход соединен с первь(м входом третьег0 дополн(ительногÎ элемента

И, второй вход которого подключен к ед— нпчному выходу Ю-т(риггера, а выход со;-динен с шиной произведения, причем нулевой и едичичный входы Ю-триггера соединены соответственно с еди??(ичными зыхо769541

12 да.ми (n — 2) -го;и (и — 1) -го разрядов распределителя, входы второго дополнительного элемента И подключены к единичным выходам D<-триггера,и единичному выходу (n — 3) -го разряда .распределителя, первый вход i-го элемента И третьей группы подсоединен ко входу соответствующего элемента HE группы, .выход которого соединен с единичньим выходом (i — 1)-го разряда распределителя, а другой вход подключен к выходу (i — 1)-го последовательного одноразрядного сумматора группы, а выход соединен со вторым входом -го последовательного одноразрядного сумматора группы, причем первый вход первого элемента И третьей группы через соответствующий элемент НЕ группы соединен с выходом элемента ИЛИ, другой вход подключен к выходу первого элемента И второй группы, а выход соединен со вторым .входом первого последовательного одноразрядного сумматора группы, выход последнего элемента И третьей группы подключен ко второму входу второго последовательного одноразрядного сумматора, причем нулевые входы D триггеров соединены с единичным, выходом (л — 2)-го разряда распределителя.

Источники информации, принятые во внимание при экспертизе:

1. R. F. Lyon. fwo s Complement pipeline

multipliers, 1EEE Trans. Commun, 24, Л 4, 1з 1976.

2. Авторское свидетельство по заявке

K 2409122/18-24,,кл. G 06 F 7/39, 29.09.76 (протот ип) .

2 4 з б 7 Д 9 (g;) у у ()5/с, 7 181 Т 2 >g у ? pq_#_)