Микропрограммное устройство управления

Микропрограммное устройство управления

Иллюстрации

Показать все

Реферат

 

с .Еv"Жб

ОПЙС"АН И Е

ИЗОБРЕТЕН Ия

>769544

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 02.10.78 (21) 2668773/18-24 с присоединением заявктт— (5! ) М. Кл.з G 06 F 9/46

Государственный комитет (23) Приоритет— (43) Опубликовано 07.10.80. Бюллетень ¹ 37 (53) УДК 681.325 (088.8) ло делам изобретений и открытий (45) Дата опубликования описания 28.10.80 (72) Авторы изобретения - А. Г. Андрущенко, И. П. Барбаш, Г. H. Тимонькин, С. Н. Ткаченко, H. Ф. Фомин и В. С. Харченко (71) Заявитель (44) МИКРОПРОГРАММНОЕ УСТРОЙСТВО

УПРАВЛЕНИЯ

Изобретение относится к вычислительной технике и может быть использовано в

ЭВМ

Известно микропрограммное устройство управления, содержащее регистр адреса, дешифратор, блок памяти, - информационHbIH регистр и элемент задержки (1).

Недостатками известного устройства являются сложность и низкое быстродействие.

Из известных микропрограммных устройств управления наиболее близким по технической сущности к изобретению является устройство (2), содержащее последовательно соединенные регистр адреса, блок памяти я информационный регистр; содер жащий разряд совмещения операций, причем поле признаков информационного регистра через дешифратор признаков, первую группу элементов И, управляемых по второму входу устройства, -. соединено с единичным входом триггера условных перехо дов, единичный выход которого соединен через первый элемент И с первым входом регистра адреса, а нулевой вы од соединен через второй элемент И со вторым входом регистра адреса. Второй вход первого элемента И соединен с выходом адресного поля информационного регистра. Второй вход второго элемента И соединен с пер2 вым входом устройства, выход которого через вторую группу элементов И и дешифратор кода операции соединен с выходом операционного поля информационного регистра.

Недостатком указанного устройства яв-ляется низкое быстродействие, которое обусловлено большим промежутком времени между считыванием микрокоманд вне зави10 симости от режима работы устройства. В известном устройстве можно реализовать микрокоманды двух типов. При реализа ции микрокоманд первого типа пройсходят одновременная выдача выходных сигналов

16 и проверка логических условий. Такая дисциплина функционирования соответствует случаю, когда логическое условие не входит в распределение сдвигов данной микрокоманды.

20 При реализация микрокоманд второго типа одновременная проверка логических условий и реализация микроопераций невозможны, так как такие логические усло вия входят в распределение сдвигов данной микрокоманды. В этом случае, если значение логического условия после проверки за время t равно единице, происходит выдача выходных сигналов в течение времени t.

Если же логическое условие равно нулю, то после проверки логического условия

769544 мент задержки соединен со вторым входом дешифратора адреса. Нулевой выход разряда совмещения операций информационного регистра соединен с управляющям входом четвертого элемента И, второй вход которого соединен с выходом третьего элемента ИЛИ и с входом третьего элемента И. Группа входов третьего элемента

ИЛИ соединена с группой выходов дешифратора кода операции. Выход четвертого элемента И через второй элемент задержки соединен со входами пятого и шестого элементов И, управляющие входы которых соединены соответственно с еди55

65 устройство функцион|ирует так же, как для микрокоманд первого типа.

Кроме того, при реализации микрокоманд второго типа,и значении логичеокогО условия, равном нулю, происходит повторное считывание одной и той же микрокоманды, что сопряжено с дополнительными энергетическими затратами, и снижает надежность устройства

Целью изобретения является повышение быстродействия устройства

Поставленная цель достигается тем, что в микропрограммное устройство управления, содержащее регистр адреса, разрядный вы.ход которого соединен с первым входом 15 дешифратора адреса, выход которого соединен со входом блока памяти, выход ко торого соединен со входом информационного регистра, выход признаков которого че рез дешифратор признаков соединен с вхо. дом первого блока элементов И, управляю щий вход которого является входом логических условий устройства, а выход соединен с единичным входом триггера услов, ных переходов, единичный выход которо- 25 го соедянен с первым входом первого элемента И, выход которого соединен с первым входом регистра адреса, второй вход которого соединен с выходом второго элемента И; первый 30 вход которого соединен с нулевым выходом триггера условных переходов, второй вход второго элемента И является адресным входом устройства, второй вход первого элемента И соединен с адресным выходом З5 информационного регистра, группа выходов второго блока элементов И является груп пой выходов устройства, группа - входов второго блока элементов И соединена с группой выходов деш ифратора кода опера- 40 цяй, вход которого соединен с выходом операционного поля информационного регистра, введены элементы И, ИЛИ и элементы задержки, единичный выход разряда совмещения операций информационного ре- 45 гистра соединен с третьим входом второго элемента И, первым входом первого эле мента ИЛИ и с управляющим входом третьего элемента И, выход которого соединен с первым входом второто элемента 50

ИЛИ, выход которого через первый эленичным и нулевым выходами триггера условных переходов. Выход пятого элемента

И соединен со вторыми входами первого и второго элементов ИЛИ, выход шестого элемента И вЂ” с единичным входом разряда совмещения операций информационного регистра, а выход первого элемента ИЛИ— с управляющим вх одом второго блока элементов И.

Сущность изобретения состоит в управлении длительностью времени между считыванием микрокоманд в зависимости от типа микрокоманды и значения логического условия.

Подключение единоличного выхода триггера совмещения и выхода пятого элемента

И через первый элемент ИЛИ к управляющим входам второго блока элементов И позволяет управлять считыванием микроопераций в зависимости от типа ми крокоманды и значений логических условий.

Подключение выхода дешифратора кода операции через третий элемент ИЛИ,ко входам третьего и четвертого элементов И, которые управляются выходам и разряда совмещения операций, позволяет формировать сигнал считывания следующей мккрокоманды в зависимости от типа предыду щей и значения логического условия.

Подключением выхода третьего элемента И через второй элемент ИЛИ и первый элемент задержки ко вторым входам дешифратора адреса образуется цепь подачи сигнала считывания очередной микрокоманды при реализации м икрокоманд первого типа.

Подключение выхода четвертого элемента И через второй элемент задержки ко входам пятого и шестого элементов И служит для управления работой устройства при реализация микрокоманд второго типа.

Подключение выхода шестого элемента

И к единичному входу разряда совмещения операций позволяет при реализации микрокоманд второго типа в случае нулевого значения логического условия перейти к реализации микрокоманд первого типа без повторного считывания одной и той >ке микрокоманды.

Соединение единичного выхода триггера совмещения операций с третьим входом первого элемента И служит для разрешения записи единицы в регистр адоеса

На чертеже изображена фуикциональ ная схема устройства.

Устройство содержит второй 1 и первый

2 элементы И, регистр 8 адреса, дешифратор адреса 4, бло к памяти 5, информацпционный регистр б, который состоит из поля признаков 7, операционного поля 8, разряда совмещения операций 9 и поля адреса 10 следующей микрокоманды, деш ифратор 11 пр изнаков, дешифратор 12 кода операции, первый блок элементов И

769544

18, триггер 14 условных переходов, первый элемент ИЛИ 15, второй блок элементов

N 16, третий элемент ИЛИ 17, третий 18 и четвертый 19 элементы И, второй элемент задержки 20, шестой 21 и йятый 22 элементы И, второй элемент ИЛИ 28 и первый элемент задержки 24.

Адресный вход 25 устройства предназначен для установки кода начального ад1 реса в регистре адреса 8, вход 26 — для ввода логических условий 26.

При единичном значении логического условия триггер 14 устанавливается в единицу, при нулевом значении — в нуль.

Устройство реализует микрокоманды двух типов. В исходном состоянии все элементы памяти находятся в нулевом со стоянии. На адресный вход 25 устройства поступает адрес первой считываемой микр окоманды,:которая при наличии сигнала на втором входе дешифратора адреса 4, считывается с блока памяти 5 в регистр 6.

Если считанная микро команда является микрокомандой первого типа, то разряд сов мещения операций 9 находится в состоянии единицы. При этом сигналом с . выхода разряда совмещения операций 9 через элемент ИЛИ 15 разрешается считывание сиг налов микроопераций с выходов 27 блока элементов И 16. С выходов дешифратора 12 через элемент ИЛИ 17 сигнал через от крытый элемент И 18, элемент ИЛИ 28 поступает на вход элемента задержки 24.

Одновременно с этим происходит проверка значения лопического условия, код которого считывается с поля признаков 7 регистра 6 через дешифратор 11. Если значение логического условия равно нулю, то сигналом с нулевого выхода триггера 14 через открытый выход разряда совмещения операций 9, элемент И 1 пр ибавляется единица к содержимому регистра 8. Если значение логического условия равно единице, то через элемент И 1 с выхода поля адреса 10 регистра 6 в регистр 8 записы- вается код очередной микрокоманды Сигналом с выхода элемента задержки 24, осуществляющего задержку на время выдачи выходных сигналов, опрашивается дешифратор адреса 4 и считывается следующая микрокоманда. Если эта микрокоман да является микрокомандой первого, типа, то устройство функционирует аналогично описанному. При микрокоманде второго типа разряд совмещения операций 9 ре-.истра 6 устанавливается в .нуль, и открывается элемент И 19. Одновременно сигнал с выхода элемента ИЛИ 17 поступает через элемент И 19 на вход элемента заадзржки

20, осуществляющего задержку на время проверки логического условия. Кром„того, в это же время происходит проверка логического условия, считанного с поля признаков 7 регистра 6. Если значение логического условия равно единице, то сигналами с

/ выхода элемента задержки 20 и единичного выхода триггера 14 открывается элемент

И 22, который через элемент ИЛИ 15 разрешает выдачу сигналов мпкроопераций с блока элемента И 16. Одновременно сигнал с выхода элемента И 22 поступает на вход элемента ИЛИ 28. Далее устройство функционирует так же, как при реализации микрокоманды первого типа, т. е. происходит выдача сигналов микроопераций с выхода 27, запись адреса следующей микрокоманды с выходов поля адреса следующей микрокоманды 10 регистра 6 в регистр адреса 8, далее опрос сигналом с выхода элемента задержки 24 дешифратора адреса 4 и считывание следующей микрокоманды.

При нулевом значении лопического условия в случае реализации микрокоманды второго типа сигналами с выхода элемента задержки 20 и с нулевого выхода триггера 14 открывается элемент И 21, который устанавливает в единицу разряд совмещения операций 9 репистра 6, и устройство далее функционирует та к же, как при реализации микрокоманды первого типа.

При этом данная микрокоманда повторно с блока памяти не считывается.

Таким образом, в устройстве происходит считывание следующей м икрокоманды через промежуток времени, длительность которого зависит от типа реализуемой микрокоманды и значения сигналов логических условий. Дополнительное введение элементов ИЛИ и задержки указанных связей позволяет существенно повысить быстродействие устройства

Формула изобретения

Микропрограммное устройство управления, содержащее регистр адреса, разрядный выход которого соединен с первым входом дешифратор а адреса, выход которого соединен со входом блока памяти, выход которого соединен со входом информационного регистра, выход признаков которого через дешифратор признаков соединен с входом первого блока элементов И, управляющий вход которого явля.тся входом логических условий устройства, а выход соединен с единичным входом триггера условны: переходов, единичный выход которого соединен с первым входом первого элемента И, выход которого соединен с первым входом регистра адреса, второй вход которого соединен с выхо.1ом втор-".ã"о элемента И, первый вход которого соединен с нулевым выходом триггера ус ловных переходов, второй вход второго элемента И является адресным входом устройства, второй вход первого элемента И соединен с адресным выходом информационного регистра, группа выходов второго блока элементов И является группой вы-- 769544

Ь ° Ф

Составитель Г. Пономарева

Техред И. Заболотнова

Корректор С. Файн

Редактор Д. Утехина

Заказ 1288/1296 Изд № 485 Тираж 772 Подписное

НПО «ГГоиск» Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д. 4/5

Тип. Харьк. фил. пред. «Патент» ходов устройства, группа входов второго блока элементов И соединена с группой выходов дешифратора кода операций, вход которого соединен с выходом операционно го поля информационного регистра о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены элементы И, ИЛИ и элементы задержки, пр ичем единичный выход разряда совмещения операц|ий информационного регистра соединен с третьим входом второго элемента И, первым входом первого элемента ИЛИ и с управляющим входом третьего элемента И; выход которого соединен с первым входом второго элемента ИЛИ, выход которого через первый элемент задержки соединен со вторым входом дешифратора адреса, нулевой выход разряда совмещения операций .информационного регистра соединен с управляющим входом четвертого элемента И, второй вход которого соединен с выходом третьего элемента ИЛИ и с входом третьего элемента И, группа входов третьего элемента ИЛИ соединена с группой выходов дешифратора кода операции, выход четвертого элемента И через второй элемент задержки соединен со входами пятого и шестого элементов И, управляющие входы которых соединены соответственно с единичным и нулевым выходами триггера условных переходов, выход пятого элемента И соединен со вторыми входами первого

10 и второго элементов ИЛИ, выход шестого элемента -И соединен с единичным входом разряда совмещения операций пнформац ионного регистра, выход первого элемента

ИЛИ соединен с управляющим входом

15 второго блока элементов И.

Источники информации, принятые во внимание при экспертизе:.

1. Авторское свидетельство СССР

20 № 467351, кл. G 06 F 9/16, 1975.

2. Авторское свидетельство СССР № 463970, кл. G, 06 F 9/16, 1975 (протот ип)