Буферное запоминающее устройство

Буферное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

узнал

i8; Есмал

ЬА! ii! 769620

О И Е

Союз Советских

Социалистических

Ресоублик

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 02.10.78 (21) 2668761/18-24 с присоединением заявки №вЂ” (51) М. Кл.

6 11Q9/00 ло делам изобретений (43) Опубликовано 07.10.80. Бюллетень № 37 (53) УДК 681.327.66 (088.8) и открытий (45) Дата опубликования описания 07.10.80 (72) Автор изобретения

В. Ф. Каплун

Научно-исследовательский и конструкторский институт периферийного оборудования (71) Заявитель (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОИСТВО

ГосУАаРственный комитет (23) Приоритет

Изобретение относится к области вычислительной техники и может быть использовано в системах передачи данных.

Известна буферная память для многопроцессорных вычислительных систем для связи процессоров с главной памятью (1).

Недостаток таких устройств заключается в том, что каждое из них может обслуживать лишь один процессор. Это значительно усложняет систему и требует большого 1ð суммарного объема буферной памяти.

Наиболее близким из известных по технической сущности к изобретению является буферное ЗУ (2), содержащее поразрядно соединенные регистры с объединенными 15 входами одноименных разрядов и шины управления.

Недостатками ЗУ являются наличие паразитного маркерного разряда в каждом регистре, узлов управления перезаписью по 20 числу регистров и узла поиска старшего из свободных регистров и каждой ячейки памяти из-за дополнительных входов записи и стробирования, что значительно увеличивают аппаратурные затраты. Кроме того, ЗУ не может эффективно обслуживать несколько приемников в быстродействующих системах передачи данных.

Цель изобретения — расширение области применения устройства и его упрощение.

Поставленная цель достигается тем, что в буферное ЗУ, содержащее последовательно соединенные регистры, первые входы первого регистра подключены к информационным входам устройства, блок управления, адресный блок, шины запроса считывания, шину управления записью, шины выборки и шину синхронизирующих импульсов, введены разрядные коммутаторы, коммутатор выборки и дешифратор занятости, входы которого соединены с первыми выходами адресного блока и первыми входами коммутатора выборки. Выход дешифратора занятости подключен к первому выходу устройства. Вторые входы коммутатора выборки соединены с выходами блока управления, входы которого соединены с шинами запроса считывания. Первые входы адресного блока подключены к шинам выборки, вторые входы — к шине синхронизирующих импульсов, третьи входы — к выходам блока управления, вторые выходы— ко вторым входам регистров и шине управления записью, третьи выходы — ко вторым выходам устройства. Выходы регистров соединены с одними из входов разрядных коммутаторов, другие входы которых соединены с выходами коммутатора выборки.

Выходы разрядных коммутаторов соединены с третьими выходами устройства. Адресный блок содержит счетчики, дешифраторы и элементы И, первые входы которых соединены с первыми входами адресного блока. Вторые входы элементов И подключены ко вторым выходам адресного блока, выходы — к одним из входов первых счетчиков, другие входы которых подсоединены к третьим входам адресного блока. Третьи входы первых счетчиков соединены с первыми входами вторых счетчиков и со вторыми входами адресного блока. Выходы первых счетчиков соединены со входами дешифраторов, выходы которых соединены со вторыми входами вторых счетчиков, третьи и четвертые входы которых соединены соответственно со вторыми входами элементов И и со вторыми входами первых счетчиков. Выходы вторых счетчиков соединены с первыми выходами адресного блока.

На чертеже представлена функциональная схема предложенного ЗУ.

Оно содержит регистры 1> — 1„, разрядные коммутаторы 2 — 2m, блок управления

3, коммутатор выборки 4, дешифратор занятости 5, ячейки памяти 6> — 6„„адресный блок 7, содержащий первые счетчики 8 — 8„, вторые счетчики 9> — 9„, дешифраторы

10 — 10„, элементы И 11> — 11„, шины выборки 12(— 12р, информационные входы устройства 13> — 13, первый выход 14 и вторые выходы устройства 15,— 15„, третьи выходы устройства 16 — 16 „шину управления записью 17, шину синхронизирующих импульсов 18, шины запроса считывания

19 — 19, и шины разрешения считывания 20.

Устройство предполагает поблочную передачу данных от одного источника к одному или нескольким приемникам. Каждый блок данных адресуется соответствующему приемнику. Адресация блока данных осуществляется источником путем выдачи уровня логической «1» на шине 12 па соответствующем входе адресного блока 7 на времй записи блока данных. Длина блока данных может быть произвольной в пределах объема памяти устройства. Ввод блока данных должен начинаться при возбужденном индикаторе соответствующего приемника. Прекращение записи инициируется источником данных с учетом состояния индикатора занятости.

Чтение данных осуществляется по инициативе приемника с учетом состояния соответствующего индикатора путем подачи сигнала запроса чтения на соответствующую шину 19. Сигнал на шннс 19 должен сохраняться до появления сигнала разрешения чтения на соответствующей шине 20.

После этого сигнал на шипе 19 должен быть снят в течение одного такта на шине 18.

Устройство работает следующим образом.

В исходном состоянии счетчики, например, 8> и 90 а следовательно, выход 14 уста5

G0

05 новлены в «нулевое» состояние, а выходы

15 — в «единичное».

При записи слова данных на входах

13> — 13 устанавливается соответствующий код, устанавливается «1» на одной из шин

12 выбора нужного приемника, затем подается сигнал записи на шину 17. При этом код с шин 13> — 13 заносится в младший регистр 1> устройства, к содержимому счетчика 9 блока 7 выбранного приемника через открытый элемент И 11> прибавляется

«1». Счетчик 9i остается в «нулевом» состоянии, так как в момент поступления сигнала на счетный вход счетчика на его вход установки с выхода дешифратора 10> поступает уровень «О». После перехода счетчика 8 в нулевое состояние уровень «О» на выходе дешифратора 10> исчезает и устанавливается в состояние «О» индикатор по шине 15ь При поступлении на шины

13 — 18 следующего слова данных по сигналу записи с шины 17 осуществляется сдвиг записанной ранее информации на один шаг в сторону старших разрядов памяти, а в младший регистр 1> заносится новое слово данных, и содержимое счетчиков

8 и 9 соответствующего блока 7 увеличивается на «1». Таким образом, процесс продолжается до момента снятия сигнала на шинах 12 — 12„После этого источник выставляет уровень «1» на шине 12 следующего приемника и выполняет запись нового блока данных. Счетчики 9> — 9„ блока 7 продолжают накапливать «1» по любым сигналам записи, сохраняя, таким образом, адрес начала «своего» блока данных, который смещается в сторону старших регистров 1 — 1„устройства. По мере поступления новых слов данных один из счетчиков адресного блока 7 выбранного приемника накапливает «1» синхронно соответствующему счетчику 9, а состояние счетчиков

8 — 8р других приемников не изменяется.

При чтении данных приемник подает сигнал на одну из шин 19> — 19, запроса чтения. Этот сигнал через блок управления 3 запросами поступает на соответствующий вход коммутатора выборки, подключая к управляющим входам одного из коммутаторов 2 — 2,„выходы одного из счетчиков

9 — 9 адресного блока 7. Таким образом, коммутируется на шины 16> — 16 очередное слово блока данных, адресованное запрашивающему приемнику. Слово данных с шип 14 считывается приемником, и содержимое соответствующих счетчиков 9 и 8 адресного блока 7 уменьшается на «1» и сигнал с одной из шип 19 снимается.

Следующее слово данных читается аналогично.

Чтение данных разными приемшгками мо кет осуществляться в произвольной последовательности. Чтение продолжается до перехода соответствующего счстчика 8 в нулевое состояние, после чего обнуляется

769620 соответствующий счетчик 9, и возбуждается соответствующий индикатор по одному из выходов 15 — 15„исчерпания блока данных, запрещающий приемнику запрашивать данные и сигнализирующий источнику о необходимости записи нового блока данных по адресу данного приемника.

При одновременном поступлении сигнала записи на шину 17 и сигнала чтения на одну из шин 19 данные «читаемого» регистра коммутируются на шины 16> — 16 . Счетные входы соответствующих счетчиков 9> — 9„ блока 7 приемника, «выбранного» по шине чтения или счетчиков 9 — 9„и 8 — 8„, и блока 7 приемника, «выбранного» по шинам чтения и записи, взаимно блокируются.

Положительный эффект от использования ЗУ заключается в следующем.

Применение ЗУ позволяет организовать передачу данных от одного источника к одному или нескольким приемникам с минимальными аппаратурными затратами как со стороны источника данных, так и со стороны каждого из приемников. Число подключаемых приемников принципиально неограничено.

ЗУ позволяет организовать эффективную передачу данных в системах с разноскоростными приемниками, например с приемниками с «плавающим» циклом чтения (графическими терминалами) за счет динамического распределения памяти.

ЗУ может быть успешно применено в качестве быстродействующего межпроцессорного буфера в мультипроцессорных системах с последовательной обработкой данных.

ЗУ позволяет исключить влияние источника на быстродействие каждого из приемников и наоборот за счет возможности совмещения циклов записи и чтения.

Предложенное ЗУ в качестве межпроцессорного буфера в системе с одним источником и одним приемником применено в «Широкоформатном графическом экранном пульте проектировщика», А54310, предназначенном к серийному производству с

1980 г

ЗУ на 5 40-разрядных слов выполнено на интегральных микросхемах (ИМС) средней степени интеграции серии К155 и проверено на экспериментальном образце А54310.

Внедрение предложенного ЗУ дает экономию за счет сокращения по сравнению с прототипом аппаратуры на реализацию запоминающих элементов. На каждых 8 бит памяти экономится 3 шт. ИМС, т. е. 75 шт.

ИМС на каждое ЗУ, что с учетом стоимости изготовления печатных плат, стоимости

ИМС, других материалов и сборки блоков элементов составляет около 300 рублей.

При планируемом объеме выпуска 100

ЗУ в год годовой экономический эффект составит 30 тыс. рублей.

Вследствие регулярности структуры ЗУ

65 может быть выполнено на базе ИМС с большой степенью интеграции.

Формула изобретения

1. Буферное запоминающее устройство, содержащее последовательно соединенные регистры, первые входы первого регистра подключены к информационным входам устройства, блок управления, адресный блок, шины запроса считывания, шину управления записью, шины выборки и шину синхронизирующих импульсов, о т л и ч а ющ е е с я тем, что, с целью расширения области применения устройства и его упрощения, в него введены разрядные коммутаторы, коммутатор выборки и дешифратор занятости, входы которого соединены с первыми выходами адресного блока и первыми входами коммутатора выборки, выход дешифратора занятости подключен к первому выходу устройства, вторые выходы коммутатора выборки соединены с выходами блока управления, входы которого соединены с шинами запроса считывания, первые входы адресного блока подключены к шинам выборки, вторые входы — к шине синхронизирующпх импульсов, третьи входы — к выходам блока управления, вторые выходы адресного блока соединены со вторыми входами регистров н шиной управления записью, третьи выходы со вторыми выходами устройства, выходы регистров соединены с одним пз входов разрядных коммутаторов, другие входы которых соединены с выходами коммутатора выборки, выходы разрядных коммутаторов соединены с третьими выходамп устройства.

2. Устройство по п. 1, отл и ч а ю ще ес я тем, что адресный блок содержит счетчики, дешифраторы и элементы И, первые входы которых соединены с первыми входами адресного блока, вторые входы элементов И подключены ко вторым выходам адресного блока, выходы элементов И соединены с одними из входов первых счетчиков, другие входы которых подсоединены к третьим входам адресного блока, третьи входы первых счетчиков соединены с первыми входамп вторых счетчиков и со вторыми входами адресного блока, выходы первых счетчиков соединены со входами дешпфраторов, выходы которых соединены со вторыми входами вторых счетчиков, третьи и четвертые входы которых соединены соответственно со вторыми входами элементов И и со вторымп входами первых счетчиков, выходы вторых счетчиков соедпнсны с первыми выходами адресного блока.

Источники информации, принятые во внимание при экспертизе

1. Экспресс-информация серии «Вычислительная техника», ¹ 26, 1978.

2. Авторское свидетельство СССР

¹ 551199776611, кл. G 11С 19/00, 07.05.74 (прототип).

769620

Составитель А. Воронин

Техред А. Камышникова

Корректор А. Галахова

Редактор Л. Утехина

Типография, пр, Сапунова, 2

Заказ 1998/1 Изд. № 496 Тираж 673 Подписное

НПО «Поиск» Государственного комитета СССР по делам изобретений и открыткой

113035, Москва, K-35, Раушская наб., д. 4/5