Запоминающее устройство с произвольной выборкой

Запоминающее устройство с произвольной выборкой

Иллюстрации

Показать все

Реферат

 

O ll H С А Н И Е (п)769626

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 27.01.77 (21) 2447313/18-24 с присоединением заявки ¹ (23) Приоритет (51) М. Кл.

G 11С 11/34

Государственный комитет (43) Опубликовано 07.10.80. Бюллетень № 37 (53) УДК 681.327.67 (088.8) по делам изобретений и открытий! (45) Дата опубликования описания 07.10.80 (72) Автор изобретения

Г. И. Фурсин (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ПРОИЗВОЛЪНОЙ

ВЫБОРКОЙ

Изобретение относится к вычислительной технике и может использоваться для создания дешевых и экономичных монолитных запоминающих устройств средней и большой информационной емкости с малой потребляемой мощностью, время выборки которых может варьироваться в широких пределах за счет изменения напряжения низковольтного источника питания.

Известны структурные и электрические схемы запоминающих устройств с произвольной выборкой (ЗУПВ) любого из одноразрядных слов (1 — 4). Известна «классическая» схема ЗУПВ, содержащего блок управления, дешифратор ы, матричный накопитель на основе запоминающих элементов типа ТТЛ (1). Недостатками таких схем являются сложность схем обрамления и большая потребляемая мощность. Замена в таких ЗУПВ запоминающих элементов типа ТТЛ и ЭСЛ на инжекционные запоминающие элементы практически сохраняет те же недостатки в наиболее распространенных на сегодняшний день запоминающих устройствах с информационной емкостью

64 — 1024 бит; по-прежнему схемы обрамления занимают в кристаллах таких ЗУПВ наибольшую часть площади кристалла и именно на них падает наибольшая доля потребляемой мощности (5 и 61.

Известно также ЗУПВ, в котором уменьшается потребляемая мощность прп невыборке кристалла. Это запоминающее устройство содержит блок управления, первый, второй и третий входы которого подключены соответственно к входу разрешения записи, к входу выборки устройства и к информационному входу устройства, первый выход блока управления соединен с инфор1ð мационным выходом устройства, второй выход блока управления подключен к первым входам блока разрядных формирователей, первые выходы которого соединены с информационными разрядными шинами мат15 ричного накопителя, словарный и разрядный дешифраторы, входы которых подключены к адресным входам устройства, а выходы соединены соответственно с адреснословарной шиной и с адресной разрядной

2Î шиной (71

К недостаткам устройства относятся, вопервых, невысокие функциональные возможности, обусловленные наличием импульсного питания, незначительным по

Ы сравнению с режимом обращения, уменьшением потребляемой в режиме хранения мощности (лпшь в несколько раз) н невозможностью изменения времени выборки, и, во-вторых, существенное усложнение схем

30 обрамления, что приводит к увеличеншо

769626 площади кристалла и снижению надежности ЗУПВ.

Цель изобретения состоит в упрощении устройства и расширении области его применения за счет регулирования времени выборки изменением тока питания.

Это достигается тем, что четвертый вход блока управления соединен с выходом дополнительно введенного блока словарных формирователей, первые и вторые выходы которого подключены к адресным словарным шинам и к словарным шинам считывания матричного накопителя, третий и четвертый выходы блока управления соединены со вторым и третьим входами блока разрядных формирователей, вторые выходы которого подключены к разрядным шинам разрешения записи матричного накопителя.

Кроме того, блок управления содержит пять одновходовых инжекционных вентилей и шестой трехвходовой инжекционный вентиль И вЂ” НЕ, выход которого подключен к первому выходу блока управления, первый и второй входы которого подключепы ко входам первого и второго вентилей, выход первого вентиля соединен со входом третьего вентиля, выход которого соединен с первым входом шестого вентиля и с третьим выходом блока управления, второй выход которого соединен с выходом четвертого вентиля, вход которого подключен к третьему входу блока управления, четвертый вход блока управления соединен со вторым входом шестого вентиля, третий вход которого соединен с выходом второго и входом пятого вентилей, выход пятого вентиля соединен с четвертым выходом блока управления.

Каждый формирователь блока разрядных формирователей содержит два одновходовых инжекционных вентиля и третий двухвходовый инжекционный вентиль И вЂ” НЕ, первый и второй входы которого соединены соответственно со вторым и третьим входами формирователя, первый вход которого соединен с входом первого вентиля, выход которого соединен с первым выходом формирователя, второй выход которого соединен с выходом второго вентиля, вход которого подключен к выходу третьего вентиля.

Каждый формирователь блока словарных формирователей содержит один двухвходовый инжекционный вентиль И вЂ” HE, выход которого соединен с выходом формирователя, первый и второй входы — — с первым и вторым входами формирователя.

Матричный накопитель выполнен на запоминающих элементах, содержащих два четырехвходовых и три двухвходовых инжекционных вентиля И вЂ” НЕ, выход каждого запоминающего элемента соединен со словарной шиной считывания и подключен к выходу третьего двухвходового вентиля, первый вход которого соединен с выходом второго и со вторым входом первого двух5

65 входовых вентилей, выход первого двухвходового вентиля соединен со вторым входом второго двухвходового вентиля, первые входы первого и второго двухвходовых вентилей соединены соответственно с выходом первого и первым входом второго и с выходом второго четырехвходовых вентилей, четвертые входы которых соединены со вторым входом третьего двухвходового вентиля и подключены к четвертому входу запоминающего элемента, третьи входы четырехвходовых вентилей соединены с третьим входом запоминающего элемента, первые входы — с первым входом запоминающего элемента, а второй вход первого четырехвходового вентиля соединен со вторым входом запоминающего элемента, и первый, второй, третий и четвертый входы каждого запоминающего элемента подключены соответственно к разрядной шине записи, к информационной разрядной шине, к адресной словарной шине и к адресной разрядной шине.

Каждый дешифратор содержит одновходовые инжекционные инверторы, повторители, выходные вентили и многовходовые вентили И вЂ” НЕ, выходы выходных вентилей подключены к выходам дешифратора, а входы — к выходам многовходовых вентилей, входы которых соединены с выходами соответствующих инверторов и повторителей, входы которых подключены к выходам соответствующих инверторов, входы которых подключены к входам дешифратора.

На фиг. 1 показана структурная схема запоминающего устройства; на фиг. 2— схема блока управления;-на фиг. 3 — схема блока разрядных формирователей; на фиг. 4 — схема блока словарных формирователей; на фиг. 5 схема запоминающего элемента; на фиг. 6 — схема дешифратора, одинаковая как для словарного, так и разрядного дешифратора (возможное различие сводится лишь к различному числу входов и выходов); на фиг. 7 показано используемое на фиг. 2 — 6 обозначение инжекционных вентилей (а) и их эквивалентная электрическая схема (б — г).

Предлагаемое запоминающее устройство с произвольной выборкой содержит блок управления 1, первый, второй и третий входы которого подключены соответственно к входу разрешения записи 2, к входу выборки устройства 3 и к информационному входу устройства 4 (фиг. 1). Первый выход блока управления 1 соединен с информационным выходом устройства 5. Второй выход блока управления 1 подключен к первым входам блока б разрядных формирователей 7, первые выходы которого соединены с информационными разрядными шинами 8 матричного накопителя 9. Запоминающее устройство содержит также словарный и разрядный дешифраторы 10 и 11, входы которых подключены к адресным

769626 входам устройства 12 и 13, а выходы соединены соответственно с адресной словарной шиной 14 и с адресной разрядной шиной 15.

Четвертый вход блока управления 1 соединен с выходом дополнительного блока 16 словарных формирователей 17, первые и вторые выходы которого подключены к адресным словарным шинам 14 и к словарным шинам считывания 18 матричного накопителя 9 с разрядными шинами записи

19. Второй, третий и четвертый выходы блока управления 1 соединены с помощью первой, второй и третьей шин управления 20, 21 и 22 соответственно с первым, вторым и третьим входами формирователей 7. Четвертый вход блока управления 1 соединен с помощью четвертой шины уппавления 23 с выходами формирователей 17, которые подключены шинами 14 и 18 к выходам запоминающих элементов 24.

В предлагаемом запоминающем устройстве все схемы обрамления и матричный накопитель информации выполнены на инжекционных вентилях с вхолными дио.чами Шоттки, допускающимтI объединение пх входов, в отличие от всех других известных инжекиионных Вентилей (без диодов Шоттки, либо с выходными ко.тлекторными диодами Шоттки), и позволяющими пеализовывать логические функции в наиболее гибком и удобном лля разработчиков базиса

И вЂ” ИЛИ вЂ” НЕ. При этом олновхо,човые вентили выполняют функцию инвептора, т. е. реализуют логическую функцию НЕ, а двухвходовые и многовхо,човые вентили реализуют логическую функцию И вЂ” НЕ без проводного объединения выхочов переключающих транзисторов и логическую функцию И вЂ” ИЛИ вЂ” НЕ при объединении выходов транзисторов.

Блок управления 1 содержит пять одновхоловых инжекпионных вентилей 25 — 29 и шестой трехвходовый инжетсционный вентиль И вЂ” НЕ 30, выход которого по.чключен к первому выходу блока управления (фиг. 2). Первый и второй вхочы послелнего подключены ко входам первого и второго вентилей 25, 26. Выход первого вентиля

25 соединен со вхо,чом третьего вентиля 27, выход которого соединен с первым входом шестого вентиля и с третьим выходом блока управления, второй выход которого соединен с выходом четвертого вентиля 28, вход которого подключен к третьему входу блока управления 1. Четвертый вход последнего соединен со вторым входом шестого вентиля 30, третий вход которого соединен с выходом второго 26 и входом пятого вентилей 29. Выход пятого соединен с четвертым выходом блока управления.

Каждый формирователь 7 блока 6 разрядных формирователей содержит два одновходовых инжекционных вентиля 31, 32 и третий двухвходовый инжекционный вен5

25 зо

60 т)5 тиль И вЂ” HE 33, первый и второй входы которого соединены соответственно со вторым и третьим входа 111 формирователя 7 (фиг 3). Первый вход последнего соединен с входом первого вентиля 31, выход которого соединен с первым выходом формирователя, второй выход которого соединен с выходом второго вентиля 32, вход последнего подк."".I.o÷åí к выходу третьего вентиля 33.

Кая дый формирователь 17 блока 16 с,поварных формирователей содержит один двухвхо лов ый инжекционный вентиль

И вЂ” НЕ 34, выхо,ч котопого соелинен с выходом формирователя 17, первый и второй входы вентиля 34 соединены с пепвьтм и вторым вхо,чами формипователя (фиг. 4).

Матричный накопитель 9 выполнен на запоминающих э,чс тентах 24 (фиг. 5), солержащпх три двххвхочoвьтх инжекцттонных вентиля И вЂ” НЕ 35 — 37 и лва четырехвхоловых 38 и 39. Выход кажлого элемента 24 соелинен со словарной шиной считывания

18 и по,чключен к выходу третьего двухвхо",îâîãî венти.чя 37, пеПвытт вход котопого соединен с. выхолом второго 36 тт co вторым вхочом первого двухвходовых вентилей 35.

Выход псиного вентц,чя 35 соединен со вто1)ьтм Входом ВТОРОГО чв7ХВхолОВОГО ВсиТиля

)6. Пспг111е Вхо.11)1 пепВОГО TI ВТОРОГО BPIITIT, c1I 35 и 36 coc ITT!eTI»T соотвстствсттно с вы.,О,чом первого IT первым входом второго и

С Вт,тХОЧОМ ВтОПОГO ЧЕТЬ|ПСХВХОДОВЫХ Ветттттлей 38 тт 39, тетвст1тьте Входы котовых соеЛППЕПЫ СО ВТОПЬ|М ВХОЛОМ тПЕтЬСГО ЛВУХВХО",оного вентиля 37 и полкчточеньт к четвертому гхо х запо..тинатоптего элемента.

Тпетьи входы четыпехвхочовых вентилей

38 и 39 сое.чинены с третьим вхочом запоминаюптего элемента. пепвьте вхочы — с пепвым вхочом запоминающего элемента. второй вхо.ч первого четыпехвхочового вентттля 38 соечттнетт со втопьтм гхо,чом запоvITIIaтотцего э.чемента, а пепвый. Втопой. третий IT чствептый вхо IbI каждого заттомттнаютцего элеметтта почключеттт,т соответственно и пазпядной ITTITHe записи 19, т; иттт11опматттто)твой пазт ялттой пшне 8, к алпесной c,човапттой птттне 14 и к адресной разпялной цптпе 15.

Каждый летпифратоп 10 п.чп 11 (фиг. 6) солепжпт Очновхоловые ттнжекционные инВептопьт 40, повтопителп 41, вьтхолные венттт,ти 42 п многовхо.човьте вентили И вЂ” НЕ

43. Выходы BeHvrrлей 42 полклточеньт к выходам итттнт.т 14 (тт.чи 151, а вхо ты к вьт о,чам мпоговходовьтх вентилей 43, входы которых соечинены с выходами соответствуюпцтх инвертопов 40 и повтортттелей 41, вхо)ы которых по.чкчючены к выходам соответствхюшпх инвертопов 40, входы которых Но.чключены к вхочам устройства 12 (или 13).

Число выходов дешифраторов, соединяемт.тх Г адресными словарными шинами 14 и с адреснымп разрядными шинами 15, сос769626 тавляет m=2 для словарного дешпфратора 10 и n=2" для разрядного дешифратора

11. Входы выходных вентилей подключены к выходам выбирающих вентилей, каждый из которых содержит g входов в словарном дешифраторе и h входов в разрядном дешифраторе. Входы вентилей 43 соединены с выходами инверторов 40 и повторителей 41 в последовательности, обеспечивающей полный перебор прямых и инверсных значений двоичных сигналов на адресных входах 12 и 13 запоминающего устройства, соединенных с входами соответствующих дешифраторов..

Взаимосвязи между блоками предлагаемого запоминающего устройства и между вентилями позволяют существенно упростить схемы обрамления и уменьшить размер кристалла ЗУПВ за счет исключения словарных формирователей уровня, усилителей записи, усилителей считывания, входных и выходных усилителей. При этом непосредственно связанные между собой инжекционные вентили фактически выполняют лишь логические функции и дают возможность использовать для питания всего запоминающего устройства единственный низковольтный источник питания (Е=0,6—

0,9 В), что обеспечивает существенное уменьшение потребляемой мощности (от

3 — 10 раз до 10 — 10 раз) и расширение области применения монолитных запоминающих устройств.

Предлагаемое запоминающее устройство работает следующим образом.

На эмиттер токозадающего р — п — р-транзистора подается положительное напряжение питания относительно его базы. Например, эмиттер и база токозадающего транзистора выполняются общими для всей интегральной схемы запоминающего устройства, база токозадающего р — n — р-транзистора совмещена с общим эмиттером переключающих n — p — п-транзисторов. Тогда база токозадающего транзистора заземляется, а на

его эмиттер подается напряжение +Е, обеспечивающее требуемые потребляемую мощность и время выборки за счет установления требуемой величины тока питания (который в предлагаемом запоминающем устройстве может изменяться извне в широком интервале значений от долей микроампер до сотен миллиампер).

В зависимости от комбинации двоичных сигналов на g адресных входах адреса Х, соединенных с входами соответствующего словарного дешифратора 10, пз т=2-" строк будет выбрана только одна строка, т. е. из

m адресных словарных шин 14 только Ра одной из этих шин появляется логическая

«1», на остальных т — 1 шинах будет логический «О». Лналогично, в зависимости от комбинации двоичных сигналов на h адресных входах 13 адреса У, соединенных с входами разрядного дешифратора, из n=2"

65 столбцов будет выбран только олин столбец, т. с. из п адресных разрядных шин 21 выборки столбца только на одной нз этих шпн появится логическая «1», на осталь ых и — 1 шинах будет логический «О». Так обеспечивается доступ к любому из т, (и запоминающих элементов.

Обращение к любому из запоминающих элементов оказывается невозможным, если на вход выборки устройства 3 подан логический «О». При этом на информационном выходе 5 запоминающего устройства присутствует сигнал «1».

При обращении к матричному накопителю информации требуется подать на вход устройства 3 логическую «1». Если па вход разрешения записи 2 подана логическая

«1», то в выбранный запоминающий элемент осуществляется запись информации в соответствии с двоичным сигналом, поданным на информационный вход запоминающего устройства 4. При перезаписи информации на выходе 5 присутствует сигнал логической «1».

Если на вход разрешения записи 2 подан логический «О», а на вход выборки устройства 3 подана логическая «1», то осуществляется считывание информации. Двоичный сигнал на выходе 5 соответствует информации, записанной в выбранный из матричного накопителя запоминающий элемент.

Предлагаемое запоминающее устройство в сочетании с рассмотренным законом его функционирования позволяет осуществлять наращивание информационной емкости

ЗУПВ.

Входные диоды Шоттки в предлагаемом запоминающем устройстве могут изготавливаться с раздельными катодами и общим анодом в высокоомной базовой области р-типа переключающего транзистора. Этот вариант позволяет обеспечить более высокую функциональную плотность и, следовательно, меньшие размеры запоминающего устройства, чем при втором возможном варианте изготовления. В последнем случае отдельные диоды Шоттки изготавливаются изолированными с раздельными анодами в высокоомной коллекторной области п-типа переключающего транзистора, в которой формируется также омический контакт— вывод от катода диода Шоттки (5, б). В качестве переключающих транзисторов могут использоваться совмещенные с токозалающим р — n — p-транзистором биполярные и — p — n-транзисторы (фиг 7,б), либо полевые п-канальные транзисторы с управляющим р — п-переходом (фиг. 7,в). Указанная технология позволяет реализовать предлагаемое запоминающее устройство с помощью 4 — 6 фотошаблонов, причем и схемы обрамления, и матричный накопитель изготавливаются «неизолированными в общем кармане полупроводника.

769626

Запоминающее устройство емкостью 1024 бита содержит десять адресных входов (т. е. g=h=5) и размещается в 16-выводном корпусе, однако, площадь кристалла составляет 12 —:15 мм . Для ЗУПВ емкостью

256 и 64 бита площадь кристалла составляет всего 3 —:4 и 1 мм соответственно. Такое существенное уменьшение площади кристалла повышает надежность ЗУПВ и снижает их стоимость.

При потребляемой мощности около

500 мВт для ЗУ 1024 бита время выборки адреса, записи и считывания лежит в пределах 20 — 30 нс. Изготовление токозадающих и переключающих транзисторов раздельными (несовмещенными) при подаче опорного напряжения на базу о — n — р-транзистора (фиг. 7,г) V,„=0,5 —:1 В и при соответствующем увеличении напряжения питания обеспечивает уменьшение времени выборки и считывания до 1 — 3 нс. При этом

ЗУПВ полностью согласуется по уровням входных и выходных сигналов со схемами типа ТТЛ.

Работоспособность предлагаемого ЗУ сохраняется при уменьшении общего тока питания на несколько порядков, например до

1 мкА. В последнем случае время считывания составляет около 150 мкс. Перечисленные особенности расширяют функциональные возможности и область применения предлагаемого ЗУ, время выборки которого может изменяться за счет изменения тока питания, а также представляют большой практический интерес для его применения в энергонезависимых субсистемах памяти с резервным источником питания (Е=0,5 В), например в бортовой и космической аппаратуре. Целесообразно использовать предлагаемое ЗУПВ в устройствах массового применения, в первую очередь — в карманных калькуляторах и микро-ЭВМ.

Формула изобретения

1. Запоминающее устройство с произвольной выборкой, содержащее блок управления, первый, второй и третий входы которого подключены соответственно к входу разрешения записи, к входу выборки и к информационному входу устройства, первый выход блока управления соединен с информационным выходом устройства, второй выход блока управления подключен к первым входам блока разрядных формирователей, первые выходы которого соединены с информационной разрядной шиной матричного накопителя, словарный и разрядный дешифраторы, входы которых подключены к адресным входам устройства, а выходы соединены соответственно с адресной словарной шиной и с адресной разрядной шиной, отличающееся тем, что, с целью упрощения устройства и расширения области его применения за счет регулирования времени выборки изменением то5

ЗО

65 ка питания, в него введен блок словарных формирователей, четвертый вход блока управления соединен с выходом блока словарных формирователей, первые и вторые выходы которого подключены к адресным словарным шинам и к словарным шинам считывания матричного накопителя, третий и четвертый выходы блока управления соединены с вторым и третьим входами блока разрядных формирователей, вторые выходы которого подключены к разрядным шинам разрешения записи матричного накопителя.

2. Запоминающее устройство по п 1, о тл и ч а ю ще е с я тем, что блок управления содержит пять одновходовых инжекционных вентилей и шестой трехвходовой инжекционный вентиль И вЂ” НЕ, выход которого подключен к первому выходу блока управления, первый и второй входы которого подключены ко входам первого и второго вентилей, выход первого вентиля соединен со входом третьего вентиля, выход которого соединен с первым входом шестого вентиля и с третьим выходом блока управления, второй выход которого соединен с выходом четвертого вентиля, вход которого подключен к третьему входу блока управления, четвертый вход блока управления соединен со вторым входом шестого вентиля, третий вход которого соединен с выходом второго и входом пятого вентилей, выход пятого вентиля соединен с четвертым выходом блока управления.

3. Запоминающее устройство по п. 1, отл и ч а ю щ е е с я тем, что каждый формирователь блока разрядных формирователей содержит два одновходовых инжекцнонных вентиля и третий двухвходовый инжекционный вентиль И вЂ” НЕ, первый и второй входы которого соединены соответственно со вторым и третьим входами формирователя, первый вход которого соединен с входом первого вентиля, выход которого соединен с первым выходом формирователя, второй выход которого соединен с выходом второго вентиля, вход которого подключен к выходу третьего вентиля.

4. Запоминающее устройство по п. 1, отл и ч а ю щ е е с я тем, что каждый формирователь блока словарных формирователей содержит один двухвходовый инжекционный вентиль И вЂ” НЕ, выход которого соединен с выходом формирователя, а первый и второй входы — с первым и вторым входами формирователя.

5. Запоминающее устройство по п. 1, отл и ч а ю щ е е с я тем, что матричный накопитель выполнен на запоминающих элементах, содержащих два четырехвходовых и три двухвходовых пнжекционных вентиля

И вЂ” НЕ, выход каждого запоминающего элемента соединен со словарной шиной считывания и подключен к выходу третьего двухвходового вентиля, первый вход которого соединен с выходом второго и со вто769626

12 рым входом первого двухвходовых вентилей, выход первого двухвходового вентиля соединен со вторым входом второго двухвходового вентиля, первые входы первого и второго двухвходовых вентилей соединены соответственно с выходом первого и первым входом второго и с выходом второго четырехвходовых вентилей, четвертые входы которых соединены со вторым входом третьего двухвходового вентиля и подключены к 1О четвертому входу запоминающего элемента, третьи входы четы рехвходовых вентилей соединены с третьим входом запоминающего элемента, первые входы — с первым входом запоминающего элемента, а второй 15 вход первого четырехвходового вентиля соединен со вторым входом запоминающего элемента, и первый, второй, третий и четвертый входы каждого запоминающего элемента подключены соответственно к разрядной шине записи, к информационной разрядной шине, к адресной словарной шине и к адресной разрядной шине. б. Запоминающее устройство по п. 1, отличающееся тем, что каждый дешифратор содержит одновходовые инжекционные инверторы, повторители, выходные вентили и многовходовые вентили И вЂ” НЕ, выходы выходных вентилей подключены к выходам дешифратора, а входы — к выходам многовходовых вентилей, входы которых соединены с выходами соответствующих инверторов и повторителей, входы которых подключены к выходам соответствующих инверторов, входы которых подключены к входам дешифратора.

Источники информации, принятые во внимание при экспертизе

1. Патент США № 3636377, Нац. кл. 307/

/238, опублик. 18.1.1972.

2. Патент США ¹ 3740730, Нац. кл. 340 †1, опублик. 19.6.1973.

3. Патент США № 3761898. Нац. кл. 340 — 173, опублик. 25.09.1973.

4, Патент Великобритании № 1379185, кл. G 11С 11/40, 5/02, 7/00, опублик.

2.01 1975.

5. Безбородников Б. А., Орлов Б. В., Фурсин Г. И. и Щетинин Ю. И. — «Электронная промышленность», 1978, № 3, с. 23 — 43.

6. Фурсин Г. И. — «Микроэлектроника» (изд. АН СССР), 1977, т. б, № 2, с. 108—

126.

7. Герсбах Д. — «Электроника», 1974, т. 47, № 9, с, 59 — 65 (прототип).

769626 (Puz 7

Дур 7Г (un — Io

pI.z 7У

12 (InnII /3g

PiIZ 72

Редактор О. Филиппова

Заказ 1998/6 Изд № 496 Тираж 673 Подписное

НПО «Поиск» Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская иаб., д. 4/5

Типография, пр. Сапунова, 2

1 в,!

Составитель Ю, Ушаков

Техред А. Камышникова Корректор Т. Трушкина