Устройство для формирования импульсного отклика канала связи

Устройство для формирования импульсного отклика канала связи

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕ Н И Я

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Iii 76975I

Союз Советских

Социалистических

Республик (61) Дополш1тсльнос и авт. свпд-ву (22) Заявлено 02.10.78 (21) 2670502/18-09 с присоединением заявки М— (23) Приоритст— (5!) М. Кл.з

Н 04 .! 1/16

Государственный комитет ло делам изобретений (43) Опубликовано 07 10.80 Бюллетень 1ке 37 (53) УДК 621.391 (088.8) и открытий (45) Дата опубликования описания 07.10.80 (72) Авторы изобретения

А. Г. Волков и В. Ф. Сысоев (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ

ИМПУЛЬСНОГО ОТКЛИКА КАНАЛА СВЯЗИ

Изобретение относится к технике связи и может использоваться в системах передачи данных.

Известно устройство формирования импульсного отклика канала связи, содержащее линию задержки с n+1 отводами, каждый из которых соединен соответственно с первыми входами каждого из п+! регуляторов и с первыми входами каждого из

n+1 корреляторов, выходы которых соответственно подсоединены ко вторым входам каждого из n+1 регуляторов, первый сумматор, вход которого подключен к объединенным выходам и+1 регуляторов, второй сумматор, выход которого соединен с объединенными входами каждого из п+! корреляторов (!1.

Однако такое устройство имеет невысокую точность формирования импульсного отклика канала связи.

Цель изобретения — повышение точности формирования импульсного отклика канала связи.

Для этого в устройство формирования импульсного отклика канала связи, содержащее линию задержки с п+1 отводами, каждый из которых соединен соответственно с первыми входами каждого из n+1 регуляторов и с первыми входами каждого из и+1 корреляторов, выходы которых соответственно подсоединены ко вгорым входам каждого пз n+1 регуляторов, первый сумматор, вход которого подключен к объединенным выходам а+1 регуляторов, второй сумматор, выход которого соединен с объединенными входами каждого из и+1 корреляторов, введены генератор испытательной последовательности сигналов, приемник синхросигналов, блок памяти, фор-! о мирователь сигнала готовности приемника, инвертор, элемент сравнения, блок формирования порога, элемент совпадения, прп этом первый выход приемника синхросигналов через последовательно соединенные и;, ключ и элемент совпадения подключен ко входу блока памяти, второй выход подключен ко входу формирователя сигнала готовности приемника и чсрез генератор испытательной последовательности сигналов ко

2р входу линии задержки с n+1 отводами и вход приемника синхроснгналов подсоединен через второй сумматор и первому входу элемента сравнения, второй вход которого подключен к выходу блока формирова2й ния порога, а выход подсоединен ко второму входу элемента совпадения, выход первого сумматора через инвертор подключен ко второму входу второго сумматора, н выходы n+1 корреляторов объединены и др подключены ко входу блока памяти.

769И1!

О л5

45 о0

3

На чертеже дана структурная электрическая схема предложенного устройства.

Устройство содержит линию 1 задержки с и+1 отводами, регуляторы 2, корреляторы 3, сумматоры 4, 5, генератор 6 испытательной последовательности сигналов, приемник 7 синхросигналов, блок 8 памяти, формирователь 9 сигнала готовности приемника, инвертор 10, элемент 11 сравнения, блок 12 формирования порога, элемент 13 совпадения, ключ 14 и канал 15 связи.

Устройство работает следующим образом.

С низкочастотного выхода канала 15 связи на вход приемника 7 подается последовательность сигналов, содержащих фазирующую кодовую комбинацию и рекурентную испытательную последовательность.

При получении из канала 15 связи фазирующей кодовой комбинации приемник 7 выдает сигнал запуска на входы генератора 6 испытательной последовательности и формпроватсля 9. При этом формирователь

9 выдает на управляющий вход ключа 14 открывающий его сигнал, равный по длительности испытательной последовательности, а генератор 6 вырабатывает рекурентную испытательную последовательность сигналов, соответствующую передаваемой по каналу 15.

С выхода генератора 6 испытательная последовательность сигналов подается на линию 1, состоящую из последовательно соединенных элементов задержки. Таким образом, в отводах линии 1 содержится

n+1 выборок испытательного сигнала. Сигналы, содержащиеся в каждом отводе лп»НН 1 поступают на входы соответствующих регуляторов 2 и умножаются при этом на коэффициент усиления соответствующих регуляторов 2. С выходов регуляторов 2 сигналы подаются на сумматор 4. Сумма произведений сигналов, поступающих от всех отводов, образует сигнал, дающий эталонную оценку информационного символа.

Сигнал эталонной оценки, инвертированный по знаку инвертором 10, сумматором 5 вычитается из сигнала, прошедшего через канал 15, при этом на выходе сумматора 5 выделяется сигнал ошибки, равный разности эталонного и принимаемого из канала

15 сигналов. Сигнал ошибки подается на вход элемента 11 и на входы корреляторов

3, на вторые входы которых подаются сигналы с отводов линии 1. Сигналы с выходов корреляторов 3 подаются на информационный вход блока 8, и соответственно, на управляющие входы регуляторов 2. Значения сигналов на выходе корреляторов 3 представляют собой оценку коэффициентов взаимной корреляции сигнала ошибки и принимаемого сигнала в отводах линии 1

В соответствии с этими значениями сигналов выполняется регулировка коэффициен4 тов передачи регуляторов 2. Такая регули. ровка выполняется при поступлении каждой новой выборки сигналов в линию 1, что обеспечивает настройку фильтра, образованного линией 1 задержки, регулятором 2 и сумматором 4 методом градиентов по минимуму среднеквадратической ошибки на выходе сумматора 5. На каждом шаге настройки уменьшается сигнал ошибки; в результате выполнения нескольких шагов настройки сигнал ошибки достигает минимального значения. При достижении сигналом ошибки на входе элемента 11, равной или меньшей величины, установленной в блоке 12, элемент 11, открывается сигнал с его выхода подается на второй вход элемента 13, который открывается, таковые импульсы с выхода приемника 7 через открытый ключ 14 подаются на входы блока

8, при этом на каждом тактовом импульсе производится запись в блок 8 значений сигналов на управляющих входах регуляторов 2, представляющих импульсный отклик канала 15.

При ухудшении канала 15 до состояния, когда невозможен правильный прием фазирующей комбинации, а также при отключении канала 15 приемник 7 не выдает сигнала на запуск формирователя 9, ключ 14 не открывается, тактовые импульсы на вход элемента 13 не подаются, запись в блок 8 не производится.

При последующем считывании с блока

8 множества значений импульсных откликов возможно определение статистических характеристик импульсного отклика нестационарного канала )5, что иместважнос значение при проектировании аппаратуры связи и передачи данных, предназначенных для работы по нестационарному каналу

15.

Предложенное устройство может работать в режиме имитатора Heñòàöèoíàðíîão канала 15.

Для этого используются линия 1, регуляторы 2, сумматор 4, блок 8. При этом блок 8 ставится в режим воспроизведения, с его выхода записанные ранее, в режиме идентификации канала 15, сигналы, представляющие импульсный отклик, подаются на управляющие входы регуляторов

2. Входом устройства в этом режиме является вход линии 1, выходом — выход сумматора 4.

В предложенном устройстве повышается точность формирования импульсного отклика канала связи.

Формула изобретения

Устройство формирования импульсного отклика канала связи, содержащее линию задержки с и+1 отводами, каждый из которых соединен соответственно с первыми входами каждого из и+1 регуляторов и с первыми входами каждого из n+1 корре769751

< осгавитель Т. Маркина

Техред В. Серякова

Редактор Н. Тимонина

Корректор Н. Федорова

Заказ 7478

Изд. М 517 Тпрагк 729

ВНИИПИ Государсгвснного когаптста СССР по дедам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д 4/5

Подписное

Загорская типография Упрподпграфиздата Мособл сполкома ляторов, выходы которых соответственно подсоединены ко вторым входам каждого из и+1 регуляторов, первый сумматор, вход которого подключен к объединенным выходам п+1 регуляторов, второй сумматор, выход которого соединен с объединенными входами каждого из и+1 корреляторов, о т л и ч а ю щ е е с я тем, что, с целью повышения точности формирования импульсного отклика канала связи, введены генератор испытательной последовательности сигналов, приемник спнхросигналов, блок памяти, формирователь сигнала готовности приемника, инвертор, элемент сравнения, блок формирования порога, элемент совпадения, при этом первый выход приемника синхросигналов через последовательно сосдинснныс ключ н элемент совпадения подключен ко входу блока памяти, второй выход подключен ко входу формирователя сигнала готовности прием6 ника и через генератор испытательной последовательности сигналов ко входу линии задержки с и+1 отводами и вход приемника синхроспгналов подсоединен через второй сумматор к первому входу элемента сравнения, второй вход которого подключен к выходу блока формирования порога, а выход подсоединен ко второму входу элемента совпадения, выход первого

lO сумматора через инвертор подключен ко второму входу второго сумматора, и выходы и+ 1 корреляторов объединены и подключены ко входу блока памяти.

tl 5 Источники информации, прпнятыс во внимание прп экспертпзс

1. John 1л. Ргоа11в Channei lderltiftcation for leigh Speed Digi(al Communications

IEEE transtion on automatic Control Dcc.

1974 г. Arо! АС-19 ¹ 6 р. 916 — 921 (прототип).