Устройство для контроля блоков памяти

Устройство для контроля блоков памяти

Иллюстрации

Показать все

Реферат

 

Союз Советскик

Социалистических

Республик

<> 771733

О П E

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное и авт. саид-ву (22) Заявлено 04.0179 (21) 2706580/18-24 с присоединением заявки Ио (51) М. К,.

11 С 29/00

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 15,10,80. Бюллетень Но 38

Дата опубликования описания 25 . 10 . 80 (53) УДК 681. .327(088.8) (72) Авторы изобретения

E.ß.Bàâpóê, В.С.Жижии и A.À.Ôèëèìîíoâ (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ

Изобретение относится к области запоминающих устройств и может быть использовано для контроля блоков памяти, а также для контроля инФормационного тракта "запоминающее устройство команд — процессор".

Известны устройства для контроля памяти 1 и 2

Одно из известных устройств содержит схему контроля на четность, соединенную с выходным регистром запоминающего устройства, и схему управления, вход которой подключен к выходу схемы контроля на четноств, 15 входные и выходные вентили (1) .

Недостаток этого устройства-отсутствие коррекции обнаруженной ошибки.

Из известных устройств наиболее 2О близким техническим решением к данному изобретению является устройство, в состав которого входят схема контроля на четность, соединенная с выходным регистром запоминающего 25 устройства, и схема управления, вход которой подключен к выходу схемы контроля на четкость, входные и выходные вентили, сумматор по модулю два (2) . 3.0

Недостатком этого устройства является небольшая скорость коррекции ошибки.

Целью изобретения является повышение быстродействия устройства за счет сокращения времени коррекции ошибки.

Поставленная цель достигается тем, что в устроиство для контро ля блоков памяти, содержащее блок свертки по модулю два, входные и выходные элементы И, сумматоры и блок управления, причем одни входы входных и выходных элементов И подключены соответственно ко входам устройства и выходам сумматоров, другие входы — соответственно к первому и второму выходам блока:управления, вход которого соединен с выходом блока свертки о модулю два, входы которого подключены ко входам устройства, первые входы сумматоров подключены к выходам входных элементов И, выходы выходных элементов И яВляются выходами устройства, введены регистры по числу разрядов блока памяти, одни входы которых подключены к выходам сумматоров, другие — к третьему выходу

771733

t0

40

60. лона управления, а выходы соединены со вторыми входами соответствующих сумматоров.

На чертеже изображена структурная схема предложенного устройства.

Входы устройства подключаются к выходам выходного регистра 1 блока памяти, состоящего из триггеров

1-1-1-п и имеющего информационные шины 2 (где n - разрядность блока памяти).

Устройство содержит блок свертки по модулю два 3, входные элементы И 4, блок управления 5, сумматоры б, выходные элементы И 7 и регистры 8 по числу разрядов блока памяти. Одни входы элементов И 4 и

7 подключены соответственно ко входам устройства и выходам сумматоров б, другие входы — соответственно к первому и второму выходам блока управления 5. Первые входы сумматоров 6. подключены к выходам эле-. ментов И 4, вторые входы — к выходам регистров 8. Одни входы регистров

8 подключены к выходам сумматоров б, другие — к третьему выходу, блока управления 5.

Устройство работает следующим образом.

При решении ЦВМ некоторой задачи производится систематический запрос блока памяти и считывание информации из него по информационным шинам 2 в выходной регистр 1. При этом информация, поступающая из регистра 1 в процессор (на чертеже не показан), контролируется блоком 3, через открытые входные элементы 4, управляющие передачей числа из регистра 1 на.сумматоры б, суммируется по модулю ва в сумматорах 6. Выходные элементы И 7, управляющие передачей числа из сумматоров 6, закрыты сигналом единичного уровня.

При появлении в регистре 1 искаженной информации блок 3 вырабатывает соответствуюший сигнал, поступающий в блок управления 5. Блок управления 5 вырабатывает сигнал блокировки микроопераций, закрывающий элементы И 4, производит повторный запрос блока памяти по этому же адресу. Содержимое сумматоров б переписывается в регистры 8.

При трехкратном считывании искаженной информации по этому же адресу сбой считается устойчивым. Блок управления 5 открывает элементы И

4, и искаженная информация записывается на сумматоры 6, одновременно блок управления записывает адрес отказавшей ячейки в адресный регистр устройства приоритетного прерывания (на чертеже не показан). После этого блок управления 5 выдает в бЛок памяти (k-m+1) последовательных запросов (k — адрес контрольной суммы, m — адрес ячейки с искаженной .информацией), позволяющих опросить все слова неисправной зоны блока памяти, за исключением m-1 слов.

Это позволяет произвести поразрядное суммирование по модулю два неисправного слова со всей заданной зоной, в том числе с контрольной суммой.

Сигналом окончания суммирования служит сигнал сравнения адреса текущего с адресом контрольной суммы.

После суммирования блок управления

5 открывает выходные элементы И 7, что позволяет переписать исправленную информацию в регистр 1.

Одновременно вырабатывается сигнал перезаписи адреса отказавшей ячейки из регистра устройства приоритетного прерывания в счетчик команд (на чертеже не показан), сигнал, снимающий блокировку микроопераций, и потом блок управления 5 закрывает выходные элементы И 7.

Информация из регистров B переписывается в сумматоры 6.

Таким образом выполняется возврат в задачу и продолжается нормальное ее выполнение.

В описанном устройстве вместо блока 3 может быть использована лю-. бая схема контроля информации на правильность считывания.

По сравнению с известным устройством описанное устройства позволяет сократить время коррекции ошибки.

Формула изобретения

Устройство для контроля блоков памяти, содержащее блок свертки по модулю два, входные и выходные элементы И, сумматоры и блок управления, причем одни входы входных и .выходных элементов И подключены соответственно ко входам устройства и выходам сумматоров, другие входы соответственно к первому и второму выходам блока управления, вход которого соединен с выходом блока свертки по модулю два, входы которого подключены ко входам устройства, первые входы сумматоров подключены к выходам входных элементов

И, а выходы выходных элементов И являются выходами устройства, о тл и ч а ю ц е е с я тем, что, с целью повышения быстродействия устройства, оно содержит регистры по числу разрядов блока памяти, одни входы которых подключены к выходам сумматоров, другие — к третьему выходу блока. управления, а выходы

771733

Составитель В. Рудаков

Техред

Корректор М немчик

Редактор Н.Каменская

Подписное

Заказ 6706 64 Тираж 662

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 1 соединены со вторыми входами соответствунхцих сумматоров.

Источники информации, принятые во внимание при экспертизе

1. Патент Великобритании

9 1369031, кл. G 06 F 11/10, 1973.

2. Авторское свидетельство СССР

М 408309, кл. G 06 F 11/10, 1973 (прототип).