Устройство синхронизации

Устройство синхронизации

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Респубпик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 250179 {2f) 2717060/18-09 (51)hA. Кл.

Н 04 ), 7/08 сприсоединениеызаявкиМ (23) Приоритет

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 2310.80. Бюллетень N239

Дата опубликования описания 231080 (53) УДК 621. 394., 662 (088. 8) В,Ф. Коваленко, .А.A. Алексеев, Г,М. Алябин, 1

С.С, Глазов и М.И, Жодзишский

1 (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ

Изобретение относится к радиотех- нике и может использоваться в радиоприемных устройствах для приема непрерывного потока информации с постоянной кодовой структурой. 5

Известно устройство синхронизации, содержащее последовательно соединенные реверсивный счетчик, блок обнаружения и формирователь сигнала, объединенный с входом согласованного фильтра, другой вход которого через первый делитель частоты сов. динен с выходом блока добавления вычитания, соединенного по входу с реверсивным счетчиком, второй вход 15 которого соединен с выходом первого делителя частотй, и другим входом блока обнаружения, и второй делитель частоты, соединенный по входу с первым делителем частоты (1), 20

Однако такое устройство имеет невысокую скорость вхождения в синхронизм., Цель изобретения - повышение скорости вхождения в синхронизм.

Цель достигается тем, что в устройство синхронизации, содержащее последовательно соединенные реверсивный счетчик, блок обнаружения и формирователь сигнала, объединенный 30 с входом согласованного фильтра, другой вход которого через первый делитель частоты соединен с выходом блока добавления-вычитания, соединенного по входу с реверсивным счетчиком, второй вход которого соединен с выходом первого делителя частоты и другим входом блока обнаружения, и второй делитель частоты, соеди ненный по входу с первым делителем частоты, введены последовательно соединенные бинарный квантователь, регистр сдвига, перемножитель, блок формирования стробов и блок элементов И-ИЛИ, а также третий и четвертый делители частоты, два блока совпадения и триггер, причем инверсный выход триггера подключен к вторым входам блока элементов И-ИЛИ и через последовательно соединенные первый блок совпадения, третий и четвертый делители частоты подключен к входу триггера, другой вход которого через второй блок совпадения соединен с выходом третьего делителя частоты, а прямой выход триггера подключен к третьим входам блока элементов И-ИЛИ,четвертые вхОды которого соединены с выходом второго делителя частоты,а выходы блока

773944 элементов И-ИЛИ подключены к другим входам блока добавления-вычитания, причем вход бинарного квантователя объединен с третьим входом реверсивного счетчика, выход первого делителя частоты подключен к другим входам бинарного квантователя, регистра сдвига и третьего делителя частоты, при этом выход согласованного фильтра подключен к другим входам блоков, совпадения, а выход формирователя сигналов подключен к другому входу перемножителя.

На чертеже дана структурная электрическая схема предложенного устройства, Устройство содержит реверсивный 15 счетчик 1, блок 2 обнаружения, формирователь 3 сигнала, согласованный фильтр 4, делители 5-8 частоты, бинарный квантователь 9, регистр 10 сдвига, перемножитель 11 - блок 12: 29 формирования стробов, блок 13 элементов И-HJIH блоки 14 и 15 совпадения, триггер 16 и „блок 17 добавления-вычитания, Устройство работает следующим 25. образом.

Входной информационный сигнал, ограниченный по амплитуде и привязанный по уровню к логическим 0 или 1 выбранной элементной базы подается на вход реверсивного счетчика 1, На другой вход которого подается импульсная последовательность опорной частоты f я, Частота.

f<> выбирается намного выше символьной частоты информации f чтобы исклю-З5 чить энергетические потери эа счет дйухуровнего ограничения входного процесса при цифровом интегрировании. Входной сигнал подается на шину управления, а опорная импульс- 4О ная последовательность на счетный вход реверсивного счетчика 1. Объем реверсивного счетчика 1 N=2 должен быть больше отношения N ) f /2f

Оп с причем старший разряд является знаковым и его выходной потенциал является входным сигналом блока 2, Для обеспечения сброса реверсивного сигнала 1 и опроса блока 2 служат блок 17 и делитель 5. Часто-. $p та следования импульсов на выходе, делителя 5 связана с опорной частотой f „зависимостью f г = f>q/N

В режиме синхронизма f = f мог о менты появления импульсов совпадают с границами принимаемых символов информации. Реверсивный счетчик .1 за период интегрирования Т„ц = 1 /йс производит подсчет разности количества импульсов опорной последовательности,прошедших по шине сложения и шине вычитания. В конце периода интегрирования в блоке 2 тактовым импульсом с выхода делителя

5 производится опрос состояния знакового разряда реверсивного счетчи- б5 ка 1, после чего он сбрасывается.

Если потенциал знакового разряда был высоким, принимается решение о том, чтобы передавался символ 1, если - низким, принимается решение о передаче символа 0, С выхода блока 2 информация поступает на выход устройства и на вход согласованного фильтра 4, на другой вход которого подается последовательность импульсов тактовой частоты fT с выхода делителя 5. В согласованном фильтре 4 производится оптимальная фильтрация кадрового слова и сравнение выходного сигнала фильтра с некоторым порогом,по превышении которого принимается реше ние о наличии синхронизации в устройстве.

Для формирования оптимальной дискриминационной характеристики тактовой синхронизации сигнал с выхода о блока 2 через формирователь 3 подается на перемножитель 11. В формирователе 3 формируется сигнал +1 каждый раз при смене символа с 0 на 1 и сигнал = 1 при обратной смене символов, Если смена символов не происходит, вырабатывается сигнал 0, В перемножителе ll производится перемножение выходных сигналов формирователя 3 с задержанными на длительность одного символа бинарно квантованными отсчетами входного процесса.

Квантование производится с тактовой частотой f a бинарном квантователе 9, а задержка на один символ осуществляется с помощью регистра 10, на информационный вход которого поступают отсчеты входного процесса с выхода бинарного квантователя 9, а на счетный вход импульсная последовательность тактовой частоты fт с выхода делителя 5 Перемножнтель 11 выполняется на логических элементах исключающее

ИЛИ, Импульсный сигнал управления с первого или второго выхода перемножителя 11 через блоки 12 и 13 подается на управляющие входы блока 17. Появление импульса управления на выходе перемножителя 11 приводит к добавлению импульса в опорную последовательность H фаэовому сдвигу тактовой последовательности импульсов,на выходе делителя 5 на величину А(p = 2Я /Н, Появление импульса управления на другом выходе перемножителя 11 приводит к исключению импульса иэ опорной ггоследовательности и фазовой задержке сигнала тактовой частоты f на

ЬQ = -2Я tп, Количество добавленных или исключенных за один период регулирования импульсов определяется эквивалентной полосой пропускания такто773944 вой синхронизации, т.е. режимом работы устройства.

В режиме вхождения в связь эквивалентная полоса пропускания широкая °

В этом режиме разрешающий потенциал с инверсного входа триггера 16 открывает блок 13, Количество импульсов, попадающих во временной интервал действия строба, определяет расширение эквивалентной полосы пропускания устройства.

Формула изобретения

2О, Устройство синхронизации, содержащее последовательно соединенные реверсивный счетчик, блок обнаружения и формирователь сигнала, объединенный с входом согласованного фильтра, другой вход которого через первый делитель частоты соединен с выходом блока добавления-вычитания, соединенного по входу с реверсивным счетчиком, второй вход которого соединен с выходом первого делителя частоты и другим входом блока обнаружения, и второй делитель частоты, соединенный по входу с первым делителем частоты, о т л и ч а ю щ е ес я тем, что, с целью DoBbKtlBHHH скорости вхождения в синхрониэм, введены последовательно соединенные бинарный кантователь, регистр сдвига, перемножитель, блок формирования стробов и блок элементов И-ИЛИ, 46 а также третий и четвертый делители частоты, два блока совпадения и триггер, причем инверсный выход триггера подключен к вторым входам блока элементов И-ИЛИ и через последовательно соединенные первый блок совпадения, третий и четвертый делители частоты подключен к входу триггера, другой вход которого через второй блок совпадения соединен с выходом третьего делителя частоты, а прямой выход триггера подключен к третьим входам блока элементов И-ИЛИ, четвертые входы которого соединены с выходом второго делителя частоты, а выходы блока элементов И-ИЛИ подключены к другим входам блока добавления-вычитания, причем вход бинарного кван» тователя объединен с третьим входом реверсивного счетчика, выход первого

40 делителя частоты подключен к другим входам бинарного квантователя, регистра сдвига и третьего делителя частоты, при этом выход согласованного фильтра подключен к друЯ гим входам блоков совпадения, а

В режиме синхронизма устройства разрешающий потенциал с прямого выхода триггера 16 открывает блок 13 и строб с выхода блока 12 пооиэводит одноразовое за период регулирования изменение фазы сигнала тактовой частоты. При этом необходимо, чтобы длительность стробов была меньше периода регулирования, т.е, длительность символа.

Работой триггера 16 управляет согласованный фильтр 4. Для уменьшения вероятности ложной синхронизации по кадрам и режиме вхождения в связь, а также уменьшения количества сбоев у кадровой синхронизации в режиме синхрониэма в устройстве предусмотрена блокировка работы триггера 16 от ложных срабатываний и сбоев, которая работает следующим образом. Иэ тактовой импульсной последовательности с помощью делителя

7 формируется импульсная последовательность с периодом, равным периоду кадра информации. В режиме вхождения в связь первый импульс с выхода согласованного фильтра 4 через открытый триггером 16 блок 14 синхронизирует делитель 7 и одновременно подается на блок 15, на второй вход которого подаются импульсы с выхода делителя 7. Если первый кадровый импульс был не ложный и если не произошло сбоя второго кадрового импульса, то произойдет совпадение по времени второго кадрового импульса с выходным импульсам делителя 7 и выходной импульс блока 15 установит триггер 16 в 1, переведя, тем.самым, устройство в режим синхрониэма и заблокировав блок 14 от повторной синхронизации делителя 7.

Обратный перевод устройства в режим вхождений в связь производится при условии сбоя подряд кадровых импульсов. Для этого делитель 8, сбрасываемый в 0 импульсами с блока

15, подсчитывает количество кадровых импульсов с делителя 7 в случае отсутствия подряд 0 импульсов на выходе блока 15, переполняется и импульсом переполнения устанавливает триггер 16 в 0, Использование в предложенном, устройстве промежуточной системы . кадровой синхронизации и формирование

:оптимальной фазовой дискриминационной характеристики позволяет создать автоматическую систему синхронизации с изменяющимися параметрами в зависимости от режима работы, т,е, обеспечить надежное вхождение в связь за минимальное время, производить квазиоптимальную посимвольную обработку информации в режиме синхронизма с малой вероятностью сбоя

© кадровой синхронизации, Изменением частоты опорной последовательности можно просто осуществлять обработку сигналов с различной скоростью передачи информации.

77 3944

С ос тави тел ь Т, Маркина

Редактор Т, Киселева Техред A. Щепансхая, Корректор С, Шекмар

Заказ 7534/81 Тираж 729 Подписное

БНИИПИ Государственного кОмитета СССР по делам иэобретений и открытий

113035, Москва,:Ж-35, Раушская наб., д. 4/5

Филиал MJG Патент, г. Ужгррод, ул. Проектная, 4 выход формирователя сигналов подклвчеи к другому входу перемножителя, Источники информации, принятые во внимание при экспертизе

1. Fransis О., NataIi, "AII-Digital

cohezent Demodulator, Techniques", International TeIemetring Conference,i .:.

1972, Los AngeIes, Calif. v.8, р. 891071.