Устройство для контроля постоянной памяти

Устройство для контроля постоянной памяти

Иллюстрации

Показать все

Реферат

 

(и) 777742

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ йоюз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 08.01.79 (21) 2709645/18-24 с присоединением заявки №вЂ” (23) Приоритет (43) Опубликовано 07.11.80. Бюллетень № 41 (45) Дата опубликования описания 07.11.80 (51) М.К .

G 11С 29/00

Государственный комитет (53) УДК 681.327 (088.8) па делам изобретений и открытий (72) Авторы изобретения

Н. Д. Мамонов, В. А. Автономов и Л. И. Дятлов (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСТОЯННОЙ ПАМ

Изобретение относится к области ЗУ и может быть использовано в контрольно-испытательной аппаратуре для проверки постоянной памяти и в устройствах автоматики и вычислительной техники для профилактического контроля исправности постоянных ЗУ.

Известны устройства для контроля постоянной памяти (1, 2).

В одном из известных устройств выполняется контрольное или статистическое суммирование содержимого постоянной памяти и сравнение контрольной суммы с эталоном (1). 15

Недостатком этого устройства является невысокая достоверность контроля постоянной памяти.

Из известных устройств наиболее близким техническим решением к изобретению 20 является устройство для контроля постоянной памяти, содержащее генератор сигналов, счетчик адресов, регистр сдвига, сумматор по модулю два, преобразователь кодов, группу индикаторов, причем выход 25 сумматора по модулю два подключен к информационному входу регистра сдвига, выходы которого соединены со входами преобразователя кодов, одни из выходов — со

Входами сумматоров по модулю два, выхо- 30

2 - "- 1М( ды преобразователя кодов подключены ко входам индикаторов (2), Недостатками этого устройства являются невысокие быстродействия устройства и достоверность контроля вследствие невозможности проверять постоянное ЗУ íà его предельной рабочей частоте.

Целью изобретения является повышение быстродействия устройства и достоверности контроля.

Поставленная цель достигается тем, что предложенное устройство содержит счетчик выходных сигналов, группу элементов

И, элемент задержки, коммутатор и группу формирователей уровней сигналов, группу пороговых элементов. Выход генератора сигналов соединен с первыми входами элементов И, выходом устройства и входами элемента задержки и счетчика выходных сигналов, адресные выходы которого подключены к адресным входам коммутатора, а выход переполнения — ко входу счетчика адресов, выходы которого соединены со вторыми входами элементов

И, выходы которых подключены соответственно ко входам формирователей уровней сигналов, выходы которых соединены с адресными выходами устройства. Входы пороговых элементов подключены ко входам устройства, а выходы — к другим

777742

65 входам коммутатора, выход которого соединен с информационным входом сумматора по модулю два. Выход элемента задержки подключен к тактовому входу регистра сдвига.

На фиг. 1 изображена структурная схема предложенного устройства; на фиг. 2— временные диаграммы сигналов его работы.

Устройство содержит генератор сигналов 1, счетчик выходных сигналов 2, элементы И 3, — 3, элемент задержки 4, коммутатор 5, счетчик адресов 6, формирователи уровней сигналов 7, — 7, группу пороговых элементов 8, †8, преобразователь кодов 9, индикаторы 10, — 10, регистр сдвига 11 и сумматор по модулю два 12.

Выход генератора сигналов 1 соединен с первыми входами элементов И 3, — 3, входами элемента задержки 4 и счетчика выходных сигналов 2 и выходом устройст» ва, подключенным ко входу контролируемого постоянного ЗУ 13. Адресные выходы счетчика 2 подключены к адресным входам коммутатора 5, а выход переполнения ко входу счетчика адресов 6, выходы которого соединены со вторыми входами элементов И 3,— 3 . Входы формирователей уровней сигналов 7, — 7 подключены к выходам элемейтов И 3,— 3, а выходы— к адресным входам устройства.

Входы пороговых элементов 8 — 8„соединены со входами устройства, а выходы — с другими входами коммутатора 5, выход которого соединен с информационным входом сумматора по модулю два 12, выход которого подключен к информационному входу регистра сдвига 11, тактовый вход которого соединен с выходом элемента задержки 4. Выходы регистра сдвига 11 подключены ко входам преобразователя кодов 9, одни из выходов — ко входам сумматоров по модулю два 12. Выходы преобразователя кодов 9 соединены со входами индикаторов 10, — 10 .

На временной диаграмме сигналов работы устройства (см, фиг. 2) показаны импульсы 14, генерируемые генератором 1, сигналы 15 на выходах счетчиков 2, сигналы 16 на выходах счетчика 6, сигналы 17, формируемые формирователями 7„— 7, сигналы 18 на выходах проверяемого ЗУ

13 (т. е. на входах устройства), сигналы

19 и 20 на выходах соответственно коммутатора 5 и элемента задержки 4.

Устройство работает следующим образом.

В исходном состоянии регистр сдвига 11 и счетчики 2, 6 сброшены, При запуске устройства генератор 1 начинает генерировать импульсы 14 (см. фиг. 2), которые строби° руют элементы И 3, — 3 .

При этом на адресные входы ЗУ 13 через формирователи 7„— 7 с выходов счетчика

55 адресов 6 код одного и того же адреса по= ступает до тех пор, пока при помощи счетчика 2 и коммутатора 5 не будут опрошены все выходы ЗУ 13, После этого состояние счетчика адресов 6 изменится (по сигналу переполнения с выхода счетчика 2), и вновь будут опрашиваться выходы ЗУ 13. Генератор 1 выдает импульсы до тех пор, пока не будут опрошены выходы ЗУ 13 при всех различных адресах.

В результате на выходе коммутатора 5 появится двоичная последовательность 19 (см. фиг. 2), каждый бит которой соответствует содержимому одной ячейки ЗУ 13.

Эта последовательность 19 поступает на информационный вход сумматора 12, а на тактовый вход регистра сдвига 11 поступают импульсы с выхода элемента задержки 4.

Известно, что регистр сдвига 11 с линейными обратными связями через сумматор по модулю два 12 осуществляет деление многочлена, описывающего входную двоичную последовательность, на характеристический многочлен регистра сдвига (обычно — многочлен максимального периода), соответствующий структуре обратных связей. При этом после окончания входной последовательности 19 регистр сдвига 11 содержит двоичный код остатка, который через преобразователь кодов 9 поступает на индикаторы 10,— 10q, например семисегментные, давая сочетание символов — кодовую метку. Если входные последовательности 19 отличаются хотя бы одним битом, то отличаются их остатки от деления, получающиеся в регистре сдвига 11, а значит и кодовые метки, высвечиваемые индикаторами

10,— 10 . Эталонная кодовая метка определяется для исправного ЗУ 13 экспериментально или путем математических расчетов на ЭВМ. Она может быть занесена в документацию и использоваться для визуального сравнения с реальной меткой, или храниться в ЗУ ЭВМ и использоваться для автоматического сравнения с результатом контроля.

Элемент задержки 4 служит для компенсации времени задержки сигналов в блоках устройства для контроля и в проверяемой постоянной памяти.

Технико-экономическое преимущество описанного устройства заключается в том, что оно позволяет снизить затраты времени на контроль и диагностику постоянной памяти в сложных вычислительныХ комплексах.

Формула изобретения

Устройство для контроля постоянной памяти, содержащее генератор сигналов, счетчик адресов, регистр сдвига, сумматор по модулю два, преобразователь кодов, группу индикаторов, причем выход, сумматора по модулю два подключен к информационному входу регистра сдвйга, выходы кото.

777742 фиг, 1 рого соедийены со входами преобразователя кодов, одни из выходов регистра сдвига соединены со входами сумматоров по модулю два, выходы преобразователя кодов подключены ко входам индикаторов, о т л и- 5 ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит счетчик выходных сигналов, группу элементов И, элемент задержки, коммутатор, группу формирователей уровней сигналов, 10 группу пороговых элементов, причем выход генератора сигналов соединен с первыми входами элементов И, выходом устройства и входами элемента задержки и счетчика выходных сигналов, адресные выходы кото- )б рого подключены к адресным входам коммутатора, а выход переполнения — ко входу счетчика адресов, выходы которого сое6 динены со вторыми входами элементов И, выходы которых подключены соответственно ко входам формирователей уровней сигналов, выходы которых соединены с адресными выходами устройства, входы пороговых элементов подключены ко входам устройства, а выходы — к другим входам коммутатора, выход которого соединен с информационным входом сумматора по модулю два, выход элемента задержки подключен к тактовому входу регистра сдвига.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

М 510753, кл. G 11С 29/00, 1976.

2. Патент США Мо 3976864, кл. 235—

153 А С, опубл. 1976 (прототип).

Редактор Л. Утехина

Составитель Т. Зайцева

Техред А. Камышникова

Корректор А. 1 алахов»

Заказ 2406/19 Изд. № 552 Тираж 673 Подписное

НПО «Поиск» Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2