Преобразователь параллельного кода в последовательный

Преобразователь параллельного кода в последовательный

Иллюстрации

Показать все

Реферат

 

О П И С А Н И. k.

ИЗОБРЕТЕНИЯ чМ « ig 3„Д а М - --"

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИ ЕТИЛЬСТВУ (61) Дополнительное к авт. саид-ву (22) Заявлено ° 11.1077 (21) 2533877/18-24 с присоединением заявки Мо— (23) Приоритет

Опубликовано 15.1180.Бюллетень М 42

Дата опубликования описания 25. 11. 80 (51)М Кл з

G Об F 5/0«4

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 681.

325 (088 8) (72) Авторы изобретения

В. В. Куванов, Г. A.Êóýüìèí и В.И. Редченко (71) Заявитель (54 ) ПРЕОБРАЗОВАТЕЛЬ ПАРАЛЛЕЛЬНОГО КОДА

В ПОСЛЕДОВАТЕЛЬНЫЙ дов соединена с входом сброса преобразователя. Кроме того, преобразователь содержит сдвиговый регистр и группу вентилей, входы которых соединены с выходами регистров, а выходы подключены к выходу преобразователя.

Недостаток данного преобразователя состоит в его сложности.

Целью изобретения является упрощение преобразователя.

Поставленная цель достигается тем, что преобразователь параллельного кода в последовательный, содержащий регистр входного кода, первая группа входов которого соединена с информационным входОм Преобразователя, вторая группа - c входом записи преобразователя, а третья группа входов соединена с входом сброса преобразователя, дополнительно содержит группу из и-1 элементов

И-ИЛИ, (где n - число разрядов входного кода) и двухтактный регистр сдвига, единичный и нулевой выходы разрядов которого соединены с первым и вторым входами соответствующих элементов И-ИЛИ группы, третьи входы элементов И-ИЛИ группы соединены с выходами соответствующих разИзобретение относится к области автоматики и вычислительной техники и может быть использовано при построении преобразователей кодов н устройств сопряжения. 5

Известен преобразователь параллельного кода в последовательный (1), содержащий триггеры, группу элементов ИЛИ, группу элементов И и группу элементов задержки, причем 10 выходы предыдуших триггеров преобразователя соединены через элементы

И, «.ЛИ и элементы задержки с входами последующих триггеров.

Недостаток этого преобразовате- 15 ля состоит в наличии элементов задержки, которые уменьшают быстродействие и надежность, а --ак же сужают функциональные воэможности преобразователя. 20

Наиболее близким решением данной задачи по технической сущности и схемному решению является преобразователь параллельного кода в последова-. тельный (2), содержащий регистр вход-25 ного кода, первая группа входов которого соединена с информационным входом преобразователя, вторая группа входов соединена с входом записи преобразователя, а третья группа вхо- 30

Ф иотeí пф

«вЖОО02.

780002 рядов регистра входного кода, четвертый вход 1-го (Iâ-2) элемента

И-ИЛИ группы соединен с выходом (I-1)-го элемента И-ИЛИ группы, выход.первого элемента Й-ИЛИ группы является выходом преобразователя, четвертый вход и-го элемента И-ИЛИ группы соединен с выходом и-i о раз- ряда регистра входного кода, первые входы разрядов двухтактного регистра сдвига соединены с входбм сброса преобразователя, вторые входы нечетных разрядов двухтактного регистра сдвига соединены с входом первого такта преобразователя, вторые входы . четных разрядов двухтактного регист ра сдвига соединены с входом второго такта преобразователя, выход 1-го разряда двухтактного регистра сдвига соединен с третьим входом (i+I)-го разряда двухтактного регистра сдвига, третий вход первого разряда двухтактного регистра сдвига подключен к входу логической единицы.

Функциональная схема предлагаем>го преобразователя для случая преобразования четырехразрядного входного кода представлена на чертеже.

Преобразователь параллельного кода в последовательный содержит регистр

1 входного кода, двухтактный регистр 2 сдвига, которые выполнены " на триггерах, состоящих иэ инвертора 3, элемента ИЛИ-HE и элементов И

5, б. Преобразователь также содержит на каждый триггер регистра 1 вход ного кода, кроме последнего, первый 7, второй 8 элементы И и объединяющий их выходы элемент ИЛИ 9. При этом выход каждого триггера регистра 1 входного кода " сбе инен с-" йервйм входом первого элемента И 7, а вторые входы первого 7 и второго 8 элементов И соединены соответственно с нулевым и единичным выходами соответствующего триггера двухтактного регистра 2 сдвига. Первые входы вторых элементов И 8, кроМе последнего, соединены с выходами предыдущих элементов ИЛИ 9, а первый вход последнего элемента И 8 соедййен"с вы%Удом "последнего"т>ри1 гера рот Hc1 ра 1 входного кода. Выход первого элемента ИЛИ 9 соединен с выходом преобразователя. Вход Сброс соеди= нен с входами всех триггеров регистра 1 вхо»ного кода двухтактного регистра 2 сдвига, соединен с входами триггеров регистра 1 входного кода. Входй первого и второго тактов

1Т, 2Т соединены. с входами триггеров двухтактного". регистра 2 сдвига.

Преобразователь работает следу.ющим образом.

Первоначально на вход Сброс поступает импульс, который устанавливает преобразователь в исхОдное состоя:ййе, =при этом с нулевого выхода. триггеров двухгактного регистра 2 сдвига на вторые входы первых элементов И 7 поступают разрешающие (высокие) уровни, а с единичного выхода этих же триггеров на вторые вхо ды вторых элементов И 8 поступают запрещающие (низкие) уровни. Входной параллельный код записывается в регистр 1 входного кода импульсом, поступающим на вход Запись, после чего на выходе появляется информация, записанная в первый триггер регистра 1 входного кода. При поступлении импульса на вход 1Т состояние первого триггера двухтактного регистра 2 сдвига изменяется на противоположное, что приводит к закрытию первого элемента И 7 и открытию второго элемента И 8 первого триггера регистра 1 входного кода, при этом на выходе через первый эле20 мент И 7 и элемент ИЛИ 9 второго триггера регистра 1 входного кода, а также через второй элемент И 8 н элемент ИЛИ 9 первого триггера появляется информация, записанная во

Q$ второй триггер регистра 1 входного кода. При приходе импульса к входу

2Т изменяет свое состояние второй триггер двухтактного регистра 2 сдвига и на выходе появляется информация следующего триггера регистра

1 входного кода. При заполнении регистра 2 сдвига единицами с какой-то частотой, с такой же частотой на невыходе преобразователя появляется информация, последовательно снимаемая с триггеров регистра 1 входного кода. При полном заполнении единицами двухтактного регистра 2 сдвига на выходе присутствует информация последнего триггера регистра 1 вход40 ного кода. Для повторения цикла преобразования необходимо повторить описанный процесс.

Предлагаемый преобразователь по сравнению с f2) имеет меньшее ко- личество элементов. Так для преобразования четырехразрядного кода в известном преобразователе на распределитель импульсов используется восемь триггеров с раздельными входами и восемь ячеек И. В предлагаемом преобразователе на регистр сдвига, использующийся, вместо распределителя импульсов, расходуется три триггера с раздельными входами и три ячейки И. Таким образом, при преобразовании предлагаемым преобразователем и- разрядного входного параллельного кода используется на (и+1) триггеров и ячеек И меньше, чем в (2j, что значительно упрощает ф0 преобразователь и, как следствие, повышает егб надежность. Кроме тоrî, в схеме предлагаемого преобразователя нет непосредственного соединения выходов элементов И, что у позволяет его реализовать на более.

780002

Формула изобретения

Bnoro8 au иод

Составитель М. варшавский

Редактор Л.Гольдина ТехредМ.Рейвес Корректор М. Коста

Заказ 9327 15 Тираж 751 Подписное

ВЫИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4 совершенных современных элементах серии 106, 134 и др. сериях.

Преобразователь параллельного кода в последовательный, содержащий регистр входного кода, первая группа . входов которого соединена с информационным входом преобразователя, вторая группа — с входом записи преобразователя, а третья группа входов соединена с входом сброса преобра-. зователя, отличающийся тем, что, с целью упрощения преобразователя, он содержит группу из п-1 элементов И-ИЛИ (где n - число разрядов входного кода) и двухтактный регистр сдвига, единичный и нулевой выходы разрядов которого соединены с первым и вторым входами соответствующих элементов И-ИЛИ груп- 20 пы, третьи входы элементов И-ИЛИ группы соединены с выходами соответствующих разрядов регистра входного кода, четвертый вход i-го (i=n-2) элемента И-ИЛИ группы соединен с 25 выходом (i-1)-ro элемента И-ИЛИ группы, выход первого элемента И-ИЛИ группы является выходом преобразователя, четвертый вход элемента И-ИЛИ группы соединен с выходом n-ro разряда регистра входного кода, первые входы разрядов двухтактного регистра сдвига соединены с входом сброса преобразователя, вторые входы нечетных разрядов двухтактного регистра сдвига соединены с входом первого такта преобразователя, вторые входы четных разрядов двухтактного регистра сдвйга соединены с входом второго такта преобразователя, выход

i ãî разряда двухтактного регистра сдвига соединен с третьим входом (1+1)-го разряда двухтактного регистра сдвига, третий вход первого разряда двухтактного регистра сдвига подключен к входу логической единицы.

Источники информации, принятые во внимание при экспертизе

1. Бузунов Ю. A. Принципы .построения цифровых вычислительных машин.

"Техника", 1972, с. 125, р. 56.

2. Шляпоберский В.И.Основы техники передачи дискретных сообщений.

"Связь", 1973, М., с. 141, р. 3.31.