Реверсивный буферный регистр сдвига

Реверсивный буферный регистр сдвига

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к звт, свид-ву(22) Заявлено 17. 07. 78 (21) 2662570/18-24 {5.1) М Кл

G 11 C 19/ОО с присоединением заявки ¹â€” (23) ПриоритетГосударственный комитет

СССР по дедам изобретений и открытий

Опубликовано 1511ВО, бюллетень Мо 42

Дата опубликования описания 18.11ВО (53) УДК 681. 327. 66 (088. 8) В.И.Варшавский, В.Б.Иараховский, В.А.Песчанский, Л.Я.Розенблюм, Н.А.Стародубцев и Б.С.Цирлин (72) Авторы изобретения

Институт социально-экономических проблем AH СССР (71) Заявитель (54) РЕВЕРСИВНЫЙ БУФЕРНЫЙ РЕГИСТР СДВИГА

Изобретение относится к вычислительной технике и может быть использовано для построения магазинной памяти вычислительных устройств.

Известны асинхронные буферные регистры (13и (23,содержащие в 1-м разряде ячейку памяти, входы которой соединены с выходами ячеек памяти (i-1)-ro и (i+1)-ro разрядов. Все эти регистры обеспечивают сдвиг информации только в одну сторону, что, ограничивает их функциональные возможности.

Наиболее близкигл из известных по технической сущности являетоя асинхронный буферный регистр, содержащий в каждом разряде ячейку памяти из трех элементов И-ИЛИ-НЕ такую, что входы одного из элементов И каждого из элементов И-ИЛИ-НЕ ячейки соединены с влходами двух других ее элементов 3). Этот регистр обладает тем же недостатком: для обеспечения в нем реверсивного сдвига необходигло наличие специального устройства управления реверсивным сдвигом инфор мации.

Целью изобретения является упрощение реверсивного буферного регистра за счет устранения устройства управления.

Поставленная цель достигается тем, 5 что в Реверсивном буферном регистре сдвига, содержащем и последовательно соединенных ячеек памяти, причегл первый вход i-й ячейки памяти соединен с выходом (i-1)-й ячейки памяти, выход (1+1)-й ячейки памяти подключен к второму входу i-й ячейки памяти, третий вход i é ячейки памяти соединен . с выходом (i+3) é ячейки памяти, а четвертый вход подключен к выходу (i+5)-й ячейки памяти, пятый и шестой входы i-й ячейки памяти соответственно соединены с выходами (i -2)-й и (i-3)-й ячеек памяти, где 1=1,...n.

Ячейка памяти содержит три элемента И-ИЛИ-НЕ, выход первого из которых соединен с первыми входами второго и третьего элементов И-ИЛИ-НЕ, выход второго элемента И-ИЛИ-НЕ соединен с первым входом первого элемента И-ИЛИ-НЕ и вторым входом третьего элемента И-H)IH-НЕ, выход которого подключен ко вторым входам первого и второго элементов И-ИЛИ-НЕ, 30 третьи входы элементов И-ИЛИ-HE соот780045

50 ветственно соединены с входами и выходами ячейки памяти. \

На фиг. 1 представлена функцио нальная схема реверсивного буферного регистра, на фиг. 2 — функциональная схема ячейки памяти.

Предложенный реверсивный регистр содержит а -ячеек памяти (на фиг. 1 показаны с (i -4) по(1+7)-ю ячейки памяти), Ячейка памяти .(GM.ôèã.2) содержит элементы И-ИЛИ-НЕ 2-4, обра- - 0 эующие трехстабильный триггер.

Для пояснения работы устройства обозначим состояние, при котором в ячейке записана информация (логические "единица" или "ноль") через

3, а состояние, в котором информация стерта — через С.

Если в соседних ячейках памяти регистра имеется комбинация состояний вида ЗССЗССЗССС, то информация в этих разрядах не продвигается и 20 ячейки памяти сохраняют свои состояния. При комбинации СЗСЗССЗССС осуществляется сдвиг вправо: СЗССЗСЗССС, т.е. переход ячейки памяти 1.1 из

С в 3 происходит, если ячейка памя- д ти 1(i -3), 1.(i-1) и 1.(i+1) находились в состояниях 3,3 и С соответственно, а переход их 3 в С если ячейки памяти 1. (i-2), 1.(1-1) и 1. (i+1) находились в состояниях 3 С и 3 соответственно.

При комбинации ССС3СС3СС3 осуществляется сдвиг влево: СС3ССС3СС3, т.е. переход ячейки памяти 1.i из С в 3 происходит, если ячейки памяти 35

1.(i-2), 1. (1- 1) и 1. (i+1) находились в состояниях С,С и 3 соответственно, а переход из 3 в С вЂ” когда ячейки 1. (i-3), 1.(i-1) и 1.(i+1) находились в состояниях С,Ç и С соответственно. 40

Управление сдвигом осуществляется из крайней левой ячейки памяти (см.фиг.1) и распространяется по регистру: сдвиг вправо вызывает уменьшение количества ячеек, находящих- 45 ся в состоянии С, между ячейками памяти, находящимися в состоянии 3 - c двух до одной, а сдвиг влево увеличивает это колйчество с,двух до трех. Эти изменения распространяются по регистру слева направо по мере осуществления сдвига информации в ячейках памяти.

Буферные свойства регистра обеспечиваются тем, что как только ячейка памяти. регистра выполнит операцию сдвига (в нее будет записана информация справа или слева) и между этой ячейкой памяти и следующей, хранящей информацию, установится 60 зазор вида СС, данная ячейка памяти готова к передаче информации вправо или влево.

Возможны четыре случая: а) два подряд сдвига вправо, б) сдвиг впра- 65 во следует за сдвигом влево, в) сдвиг влево следует за сдвигом вправо, r) два подряд сдвига влево. Во всех случаях первой выполняется операция в ячейках памяти, расположенных правее. Таким образом, в случае

"а" комбинация С3С3С3СССС переходит в комбинацию С3С3СС3ССС, а затем в

С3СС3С3ССС. В случае "б" имеет место переход 3C3CCC3CCC — 3C3CC3CCCC

3СС3С3СССС, в случае "в" — 3CCC3C3CCC3CCC3CC3CC — ЗССЗСССЗСС, в случае "r -

3CCC3CCC3C — 3CCC3CC3CC — 3CC3CCC3CC.

Ситуации, возникающие в случаях "б" и "в", требуют, чтобы переход ячейки памяти 1, i из С в 3 происходил, когда ячейка 1, (i+3) находится в состоянии С, а в случае "г" — переход i — и ячейки памяти из С в 3 должен происходить, когда ячейка 1. (i+5) находится в состоянии С.

Таким образом регистр правильно функционирует при любой последовательности сдвигов.

Максимальная информационная емкость Д -разрядного регистра описанного типа составляет 1п/2(, однако, максимальное быстродействие его обеспечивается при его заполнении на п/3(. При использовании в качестве магазинной памяти регистр не может быть заполнен более чем на )и/3( разрядов, в противном случае из него невозможно считать всю ранее записанную информацию.

Ячейка памяти регистра работает следующим образом.

При наличии В ячейке логических

"единицы" или "нуля" (состояние 3) на выходах элементов 2,3,4 устанавливаются значения 011 или 101, если же информация стерта (состояние С) значения 110. При смене одного из этих устойчивых состояний в ячейке памяти возникают транзитные состояния, которым соответствуют значения

010 или 100 на выходах элементов

2,3,4. Трехстабильный триггер на элемечтах 2,3,4, образующий ячейку памяти 1. i регистра, переходит из одного устойчивого состояния в дру- гое только при устойчивых состояниях соседних ячеек, к числу которых относятся 1. (1-3), 1. (i-2), 1» (i-1), 1.(i>1), 1. (i+3) и 1, (i+5).

Транзитное состояние ячейки блокирует изменение устойчивых состояний всех ее соседей, что и обеспечивает правильное функционирование регистра.

Сдвиг информации в регистре на один разряд (вправо или влево) производится за 6 С, где Г - задержка одного элемента И-ИЛИ-НЕ. Благодаря совмещению выполнения операций в соседних группах разрядов частота выполнения операций равна 1/3 .

Формула изобретения

1.Реверсивный буферный регистр сдвига, содержащий и последователь780045

° ° °

Фиг. 1

° ° е ° е ° но соединенных ячеек памяти, причем первый вход i-ой ячейки памяти соединен с выходом (i-1)-й ячейки памяти, выход (1+1)-й ячейки памяти подключен к второму входу i-й ячейки памяти, отличающийся тем, что, с целью упрощения реверсивного буферного регистра сдвига, в нем третий вход 1-й ячейки памяти соединен с выходом (i +3)-й ячейки памяти, а четвертый вход подключен к выходу(i+5)-й ячейки памяти, пятый и шестой входы i -й ячейки памяти соответственно соединены с выходами (i-2)-й и (i-3)-й ячеек памяти, где 1=1,...П.

2. Регистр сдвига по п. 1, отличающийся тем, что в нем ячейка памяти содержит три элемента И-ИЛИ-НЕ, выход первого из которых соединен с первыми входами второго и третьего элементов И-ИЛИ-НЕ, выход второго элемента И-ИЛИ-НЕ соединен с первым входом первого элемента И-ИЛИ-НЕ и вторым входом третьего элемента И-ИЛИ-НЕ, выход которого подключен к вторым входам первого и второго элементов И-ИЛИ-НЕ, третьи входы элементов И-ИЛИ-НЕ соответственно соединены с входами и выходами ячейки памяти.

Источники информации, принятые во внимание при экспертйзе

1.2-м1 0пс1э, petri Nets and Speed Endependent D)sign. Coram- о1 Асм,1b,4973, 8р 479, Бр. 9.

2. Авторское свидетельство СССР

М 374663, кл. G 11 G 19/00, 1973.

3. Авторское свидетельство СССР

9 661606, кл. G 11 С 19/00

04.02.76 (прототип).

780045 ч ч

l > к

Ъ ° w Ф4) Yj с + х >7»c ъ, >c с

Составитель А.Воронин

Редактор Л.Гольдина ТехредН.Граб Корректор И. Муска

Заказ 9331/17 Тираж 662 Подписное

ВНИИПИ ГосударствеНного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35 Раушская наб., д.4/5

Филиал ППП"Патент", г.ужгород,ул.Проектная,4