Дискретное устройство синхронизации

Дискретное устройство синхронизации

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистических

Республик

<>786034 (61) Дополнительное к авт. свид-ву (22) Заявлено 290179 (21.) 2717168/18-09 с присоединением заявки Мо (23) Приоритет

Опубликовано 071230.Бюллетени М? 45 (51)М. Кл.—

H L 7/02

Государственный комитет

СССР но делам изобретений н открытий (53) УДК 621. 394. . 662.2(088.8).

Дата опубликования описания 07.12,80

{72) Авторы изобретения

В. П. Ореханов и М. Д. шапиро (71) Заявитель (54) ДИСКРЕТНОЕ УСТРОИСТВО СИНХРОНИЗАЦИИ

Изобретение. относится к технике связи, а именно к технике передачи дискретных данных и может быть использовано в устройствах автоматической подстройки частоты для обеспече- 5 ния синхронной работы s системах передачи-приема дискретной информации.

Известно дискретное устройство синхронизации, содержащее блок выделения фронтов и последовательно сое- 10 диненные задающий генератор. блок управления и управляемый делитель(1).

Однако такое устройство обладает малым частотным диапазоном синхронизации и не обеспечивает выпопнення условия синхронизации при приеме сигналов большой скважности. .Целью изобретения является расширение частотного диапазона. 20

Для этого в дискретное устройство синхронизации, содержащее блок выделения фронтов и последовательно соединенные задающий генератор, блок управления, управляемый делитель, 2з введены регистр задержки, регистр памяти, сумматор, элементы ИЛИ, И, ИЛИ-НЕ, коммутатор и. дешифратор,выход которого через последовательно соединенные регистр р задержки,элемен2 ты И и ИЛИ-HE подключен к другому входу блока управления. Выход блока выделения фронтов подключен .к первому входу регистра памяти и соответст- венно через коммутатор и через элемент ИЛИ к соответствующим входам управляемого делителя, выход которого подключен к входам дешифратора.

Выходы регистра памяти подключены ко входам сумматора, первый выход которого подключен к другому входу элемента И, а вторые выходы — к вторым входам регистра памяти, третий вход которого соединен с вторым входом элемента ИЛИ-НЕ, другим входом элемента ИЛИ и другим выходом регистра задержки, второй вход которого соединен с выходом задающего генератора и входом блока выделения фронтов, выход которого подключен к третьему входу элемента ИЛИ-НЕ. Другие входы сумматора и коммутатора объединены.

На чертеже приведена функциональная электрическая схема предложенно-о устройства., Устройство содержит блок выделения фронтов 1, задающий генератор 2, блок управления 3, управляемый дели тель 4, регистр задержки 5, регйстр

786034 памяти Ь, сумматор 7, элементы ИЛИ, 4 и ИЛИ-НЕ, 8, 9 и 10, коммутатор

11 и дешифратор 12.

Устройство работает следующим образом.

На входных шинах устанавливается цвоичный код периода тактовой последовательности входной информации.

Разряды 1... К подключены к одноименным входам Q сумматора 7, остальные разряды через одноименные входы

A коммутатора 11 с последующей инверсией подключены к информационным входам делителя 4, а через входы 8 коммутатора 11 эти же разряды подключены со сдвигом на один разряд в сторону младшего.

Входной сигнал с выхода приемника поступает в блок выделения фронтов

1, где осуществляется привязка информации к частоте генератора 2. В блоке выделения фронтов 1 формируются импульсы длительностью, равной периоду импульсов генератора 2, и соответствующие переднему и заднему фронтам посылок принимаемого сигнала.

Каждый импульс с блока выделения фронтов 1 поступает на вход коммутатора 11 и производит на время действия переключение величины установленного кода на шинах (К + 1) ...h .

При этом на выходе коммутатора 11 устанавливается инверсный код половинного значения периода тактовой последовательности входной информации. Этот же импульс сбрасывает в нуль регистр памяти б и через элемент ИЛИ 8 записывает в делитель 4, установленный на выходе коммутатора

11, код. Одновременно этот же импульс через элемент ИЛИ-HE 10 поступает на блок управления 3, где производится исключение одного импульса генератора 2 на входе делителя 4.

Таким образом, в делителе 4 устанавливается код, равный разности емкос-. ти делителя 4 и инверсного кода половинного значения периода. Далее подсчитывается количество поступающих эталонных импульсов и при достижении в делителе 4 значения кода,равного 11...101 на дешифраторе 12 вырабатывается импульс, который с выхода дешифратора 12 поступает на вход регистра задержки 5. Сдвиг регистра задержки 5 производится имцульсами генератора 2. С выхо а первого разряда регистра за®ержки 5 импульс поступает на выход устройства, этот импульс расположен по времени практически в середине элементарной посылки принимаемой информации, т.е. подстройка к частоте производится сразу же в первом периоде. Этот импульс по переднему фронту переписывает значение кода сумматора 7 в регистр памяти 6, выходы которого соединены с одноименными входами сум" матора 7. При этом на выходе сумматора 7 ноявится результат сложения остатка, подключенного к входам Ъ и значения кода, записанного в регистр памяти б. Регистр памяти б выполнен на D-триггерах. Этот же импульс поступает на элемент ИЛИ 8, т.е. производится аналогичная предыдущей запись в делитель 4 установленного на выходе коммутатора 11 кода, но соответствующего уже периоду тактовой последовательности в дискретах генератора 2. Этот же импульс поступает на элемент ИЛИ-НЕ 10, т.е. производится исключение одного импульса генератора 2 на входе делите15 ля 4. Импульс с последнего разряда регистра задержки 5 не проходит через элемент И 9, закрытый низким потенциалом с выхода переноса сумматора 7. Поскольку в процессе работы

2О делителя 4 производится исключение импульсов на его входе каждым выходным импульсом и выходной импульс дополнительно задержан на один дискрет генератора 2, дешифратор 12 собран на число 11...101 и выполнен с помощью ячейки совпадения на К + 1) входов

Последующие импульсы на .выходе устройства появляются с опережением относительно действительного значения на величину остатка и это рассогласование растет с каждым периодом и когда достигнет или превысит значение дискрета генератора 2, с сумматора 7 поступит сигнал переноса как разрешение на прохождение импульса с последнего разряда регистра 5 задержки через элемент И 9 на элемент ИЛИ-HE 10. В результате исключается один импульс генератора 2 на

Щ входе делителя 4. При этом обеспечивается синфазность выходных импульсов. Разрешающий потенциал с выхода переноса держится до появления импульса на выходе устройства, который перепишет значение кода на выходе сумматора 7 как остаток ht в ре гистр памяти б, и на выходе сумматора 7 после этого появится сумма

bt, + 3; и снимается сигнал переноса.

Следующее исключение импульса на входе делителя 4 произойдет, когда. новая сумма превысит значение дискрета генератора 2. Задержка импульсов относительно выходных импульсов выбирается, исходя из быстродействия работы сумматора 7 и регистра памяти б.

Таким образом, при использовании предложенного устройства, после начальной установки импульсы на выходе устройства смещаются в сторону опережеиия относительно действительного значения периода тактовой последовательности на величину не более, чем дискрет задакщего генератора. Это

786034

Формула изобретения

ВНИИПИ Эакаэ 8866!61 Тираж 729 Подписное

Филиал ППП Патент г. Ужгород, ул. Проектная, 4 дает воэможность расщирить область рабочих частот.

Кроме того, устройство обеспечивает р--боту с входными сигналами, имеющими большую скважность и разные номиналы периода тактовой последовательности как кратные, так и не кратные периоду задающего генератора в пределах емкости управляемого делителя;

Широкий частотный диапазон синхронизации и простота в управлении перестройкой периода повторения выходных импульсов, достигаемые за счет введения новых блоков и элемен.тов расширяют область применения устройства и исключают необходимость разработки ряда подобных устройств на каждый номинал частоты входного сигнала.

Дискретное устройство синхронизации, содержащее блок выделения фронтов и последовательно соединенные задающий гснератор, блок управления, управляемый делитель, о т л и ч а ющ е е с я тем, что, с целью расширения частотного диапазона, введены регистр задержки, регистр памяти,сумматор, элементы ИЛИ, И, ИЛИ-НЕ, коммутатор и дешифратор, выход которого через последовательно соединенные регистр задержки, элементы И и ИЛИНЕ поДключен к другому входу блока управления, причем выход блока выделения фронтов подключен к первому входу регистра памяти и соответственно через коммутатор и через элемент ИЛИ к соответствующим входам управляемого делителя, выход которого подключен к входам дешифратора, причем выходы регистра памяти подключены к входам сумматора, первый выход которого подключен к другому входу элемента И, а вторые выхо15 ды — к вторым входам регистра памяти, третий вход которого соединен с вторым входом элемента ИЛИ-НЕ, другим входом элемента ИЛИ и другим выходом регистра задержки, второй

Я вход которого соединен с выходом задающего генератора и входом блока

-выделения фронтов, выход которого подключен к третьему входу элемента

ИЛИ-НЕ, при этом другие входы сумматора и коммутатора объединены.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 314320, кл. Н 04 L 7/02,,30.03.70 (прототип) .