Логический автомат

Логический автомат

Иллюстрации

Показать все

Реферат

 

788110

Союз Советских

Социалистических

Республик о и к:c-AAA"и е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) fl,îïîëíèòåëüíîå к авт. свид-ву (22) 3 а я вле но 07.12,77 (21 ) 2551546/18-24 (5l)M. Кл.

G 06 F 9/02 с присоединением заявки .%

Гоеударствеииый камитет (23) Приоритет

Опубликовано 15.12.80. Бюллетень .% 46 по делам изобретений и открытий (5З) УДК 681.325, .65 (088.8) Дата опубликования описания 15.12.80 (72) Авторы изобретения

В. А. Керженцев и Б, С. Саратов (71) Заявитель (54) ЛОГИЧЕСКИЙ АВТОМАТ

Изобретение относится к автоматике и вычислительной технике и может быть использовано для получения управляющих сигналов в дискретных системах автоматизации.

Известен логический автомат, работа котоS рого осуществляется по заданной программе, Имеющиеся в нем блок ввода переменных, блок памяти, блок задержек подают сигналы непосредственно и через элементы НЕ на программочоситель (11.

Недостатками автомата являются ограниченность функций управления, возникающая из-за того, что преобразование входной информации в выходную происходит с помощью программоносителя и считывающего устройства, считывание информации с программоносителя, содержащего программу, обуславливающее жесткую неизменяемую последовательность образования управляющих воздействий; недостаточно полный контроль правильности срабатывания автомата.

Наиболее близким к изобретению техническим решением является логический автомат, содержащий блок памяти, блок элементов задержки, блок вывода, первая группа выходов которого является выходом устройства, элемент

ИЛИ, выходом соединенный через элемент НЕ с первым входом элемента И, программоноситель, входы блоков вывода, элементов задержки, блока памяти соединены с соответствующими выходами программоносителя, первый и второй входы блока ввода являются входом устройства, а третий и четвертый входы соединены с выходами блока элементов задержки и блока памяти соответственно, выходы блока ввода соединены со входами программоносителя, прямые выходы программоносителя соединены со входами элемента ИЛИ, выход которого соединен с первым входом элемента И, инверсные выходы программоносителя соединены со входами элемента И, выход которого через элемент НЕ соединен со вторым входом элемента И, выходом через программоноситель соединен со входами блоков вывода, элементов задержки и блока памяти (2).

Основной недостаток логического автомата— ограниченность функций управления из-за наличия жесткой неизменной программы, а также низкие скоростные характеристики.

Цель изобретения — расширение функциональных возможностей устройства за счет отработки заданной программы как в прямом, так и в обратном направлениях.

Поставленная цель достигается тем, что устройство содержит первый и второй дешифраторы, первую, вторую, третью и четвертую группы элементов И, группу элементов ИЛИ, шифратор, коммутатор, элемент задержки, блок синхронизации, причем вторая группа выходов блока вывода соединена со входами блока элементов задержки, первая группа выходов которого соединена со входами первого дешифратора, а вторые выходы — с информационными входами блока памяти, выходами соединенного 15 со входами второго дешифратора, выходы первого дешифратора соединены с первыми входами элементов И первой, второй и третьей групп, выходы второго дешифратора соединены с первыми входами элементов И четвертой группы и со вто- 2п рыми входаьщ элементов И первой и второй групп, первый выход блока синхронизации соединен с управляющим входом блока памяти, второй и третий выходы блока синхронизации соединены с третьими входами элементов И первой и второй групп соответственно, четвертый и пятый выходы блока синхронизации соединены со вторыми входами элементов И третьей и четвертой групп соответственно,выходы элементов И первой, второй, третьей и четвертой групп соединены с первыми входами соответствующих элементов ИЛИ группы, выходы которых соединены со входами шифратора, вторые входы элементов ИЛИ группы соединены с выходами коммутатора, выходы шифратора соединены со входами блока вывода, третья группа выходов которого соединена со входами элемента ИЛИ, шестой выход блока синхронизации через элемент задержки соединен со вторым входом элемента

И, выход которого соединен со входом блока синхронизации.

На чертеже представлена блок-схема устройства.

Устройство содержит первый и второй дешифраторы 1 и 2, первую, вторую, третью и четвертую группы элементов, И 3 — 6, группу элементов ИЛИ 7, коммутатор 8, шифратор 9, блок 10 вывода, элемент ИЛИ 11, элемент

НЕ 12, элемент И 13, блок 14 синхронизации, $0 блок 15 элементов задержки, блок 16 памяти, элемент 17 задержки.

Устройство работает следующим образом.

Программу, подлежащую отработке, задают в виде матрицы, число строк которой равно числу тактов программы, а число столбцов—

S5 числу переменных. Элементы исходной матрицы отображают в структуре дешифраторов и шифратора с помощью наборных полей.

Логический автомат работает по заданной программе, выдавая на выходах последовательности комбинаций сигналов, определенные последовательностью строк в матрице.

Информация, получаемая на выходах блока

10 вывода в каждый момент времени определяется двумя группами сигналов: первая группа сигналов соответствует информации, полученной на выходах автомата в предыдущий (r — 1 )-ый момент времени, а вторая группа сигналов — информации, полученной в (г — 2)ой момент времени. Обе информации сохраняются до настоящего времени r, причем информация (т — 1)-го момента сохраняется с помощью элементов задержки. Это позволяет автомату работать в требуемом масштабе времени. На выходах Z автомата в каждом такте т работы (в каждом рассматриваемом моменте времени т) появляется комбинация сигналов, определяемая как Z = Z(-s) Z(v 2), где ZR t) Z(i 2) — комбинации сигналов, полученные на выходах автомата соответственно в (т-1) и (r-2) тактах.

Для получения сигналов Z блок 16 памяти посылает на выходы дешифратора 2 сохраненную информацию о (т — 2)-м такте, а блок 15 элементов задержки посылает в дешифратор 1 информацию о (т — 1)-м такте, задержанную до настоящего момента. На соответствующих выходах дешифраторов 1 и дешифратора 2 появляются сигналы, которые поступают на соответствующие входы элементов И групп 3 — 6, При правильной работе логического автомата на вторые входы элементов И групп 5 и 6 подаются нули, так как сигнал на выходе элемента И 13 отсутствует. Сигнал с выхода одного иэ элементов И групп 3 или 4 проходя через соответствующий элемент ИЛИ группы 7 посту) пает на вход шифратора 9 и размножается: на его выходах в комбинацию и двоичных сигналов, соответствующую такту т. Сигналы этой комбинации поступают на входы блока 15 за. держки. Элементы блока 15 задерживают сигналы такта т на время т. и заносят в течение этого времени сигналы (т — 1)-ro такта с блока

15 задержки в блок 16 памяти, после чего пропускают сигналы такта r на входы щшифратора 1. Таким образом, в следующий момент времени на входах дешифратора 1 появляется комбинация сигналов такта г, а на входах дешифратора 2 — комбинация сигналов (г — 1)-го такта. На выходах автомата в этот момент времени возникает комбинация сигналов, определяемая

Z(gyp) = ZQ Z (g-qA, Эта комбинация поступает на входы блока 15 задержки и осуществляется следующий такт работы.

788110

Число тактов, заданное программой, составляет один цикл работы автомата, Так как соединения выходов дешифраторов с входами элементов И групп 3 и 4 образуют кольцевую схему, то после отработки последнего такта цикла j = m выполняется следующий такт, в котором комбинации сигналов на выходах соответствуют первой строке матрицы. Циклы могут повторяться бесконечно.. Комбинации на выходах автомата можно получать как в 10 прямой, так и в обратной последовательности., Контроль информации и возможная обработка ложной информации происходит следующим образом. Для прохода сигналов через элементы И групп 3 и 4 необходимо, чтобы обе комбинаI ции сигналов, поступившие одновременно на входы дешифраторов, соответствовали двум со"едним строкам заданной матрицы. Кроме того, из двух соседних комбинаций, появившаяся на входах дешифратора 1, должна соответствовать комбинации (т — 1)-ro такта, а комбинация, появившаяся на входах дешифратора 2 — комбинации сигналов (г — 2)-ro такта. Это возможно в том случае, если программа отрабатывается безошибочно, соответственно заданной матрице (как в прямом, так и в обратном направлении).

Это также возможно, если на входах обоих дешифраторов появляются одновременно ошибочные, .э соседние комбинации сигналов (для неполных дешифраторов только те, которые вхо- 30 дят в набор сигналов, реализуемых дешифраторами) и только такие, перестановка которых соответствует в. бранному направлению программы.

Выявление ошибки и коррекция программы происходят следующим образом. При безошибочной работе автомата сигналы, появляющиеся в каждом такте на третьей группе выходов блока вывода, отключают, через элемент ИЛИ 11,э элемент НЕ 12, находившийся до этого во включенном состоянии. Сигнал, подаваемый к этому времени через элемент 17 задержки на второй вход элемента И 13, включает его. В том случае, если в блок задержки поступает вместо правильной (j + 1)-ой комбинации ошибочная комбинация сигналов, то автомат оказывает защитное действие и в момент подачи тактирующего сигнала на выходе элемента И 13 появляется сигнал ошибки. Сигнал ошибки поступает в блок 14 синхронизации, проходя через второй элемент И 20, на втором входе которого присутствует сигн л с нулевого выхода триггера 19, через элемент ИЛИ 21, поступает на счетный вход триггера. Триггер переключается, и на его единичном выходе появляется сигнал. Этот сигнал проходит на вторые входы элементов И групп 5 или 6 (например на входы элементов группы 5 — прямое направление программы). Так как на входы дешифратора

2 поступает информация (j — 1)-го такта (согласно прямому направлению), то включен (j — 1)ый выход этого дешифратора, Сигнал с (j — 1)-го выхода дешифратора 2 и сигнал с единичного выхода триггера, поступая на оба входа элемента И ) группы 5, включают его. На выходах блока 10 вывода появляется комбинация сигналов j-ой строки матрицы, которая проходит в блок 15 элементов задержки. К этому моменту времени на входы дешифратора 1 поступает с блока задержки комбинация сигналов

j-го такта. На входах дешифратора 2 сохраняется комбинация сигналов (j — 1)-го такта. Эти комбинации .сигналов преобразуются на выходах автомата в комбинацию сигналов, соответствующую (j+1)-ой строке матрицы. Автомат переходит к основному режиму работы согласно заданной программе.

Таким образом, введение дополнительных блоков и связей позволяет отрабатывать заданную программу в прямом и обратном направлениях и проводить в процессе работы обнаружение и исправление некоторых внутренних ошибок, Формула изобретения

Логический автомат, содержащий блок памяти, блок элементов задержки, блок вывода, первая группа выходов которого является выходом устройства, элемент ИЛИ, выходом соединенный через элемент НЕ с гервым входом элемента И, отличающийся тем, что,сцелью расширения функциональных возможностей за счет отработки заданной программы как в прямом, так и в обратном направлении, он содержит первый и второй дешифраторы, первую, вторую, третью и четвертую группы элементов И, группу элементов

ИЛИ, шифратор, коммутатор, элемент задержки, блок синхронизации, причем вторая группа выходов блока вывода соединена со входами блока элементов задержки, первая группа выходов которого соединена со входами первого деш фратора, а вторая — с информационными входами блока памяти, выходами соединенного со входами второго дешифратора, выходы первого дешифратора соединены с первыми входами элементов И первой, второй и третьей групп, выходы второго дешифратора соединены с первыми входами элементов И четвертой группы и со вторыми входами элементов И первой и второй групп, первый выход блока синхронизации соединен с управляющим входом блока памяти, второй и третий выходы блока синхронизации соединены с третьими входами элементов И первой и второй групп соответственно, четвертый и пятый выходы блока синхронизации соИсточники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР Х 276516,,кл. G 06 F 7/00, 1969.

2. Авторское свидетельство СССР К 433477, кл. G 06 F 7/00, 1974 (прототип), Составитель B. Евстигнеев

ТехРед И. Асталош

Корректор С. Шекмар

Редактор И, Нанкина

Подписное

Тираж 751

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 8352/56

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

7 ; . 788110 8 единены со вторыми входами,элеммпов, Й треть- синхронизации через элемент задержки саеди° + ей и четвертой групп соответственно, выходы нен со вторым входом элемента И, выход козлементов И первой, второй, третьей и четвер- торого соединен со входом блока синхрокизатой групп соединены с первыми входами соот- ции, ветствующнх элементов ИЛИ группы, выходы которых соединены со входами шифратора, вторые входы элементов ИЛИ группы соединены с выходами коммутатора, выходы шифратора соединены со входами блока вывода, третья группа выходов которого соединена со входами элемента ИЛИ, шестой выход блока