Устройство для вычисления диаграмм разрежения индикаторов

Устройство для вычисления диаграмм разрежения индикаторов

Иллюстрации

Показать все

Реферат

 

O fl N C А H H K < 792264

ИЗОБРЕТЕН Ия

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

4i (/ =---: с (61 ) Дол ол н и тел ь нос к а вт. с вид- ву— (22) Заявлено 29,12.78 (21) 2702909/18-24 с присоединением заявки Ле(28) Приоритет (5l )M. Кл.

G 06 F 15/52

Гасударственный камитет

СССР

Опубликовано 30.12.80. Бюллетень М 48 (53) УДК 681325 (088.8} ао делан изобретений к открытий

Дата опубликования описания 30.12.80. (72) Авторы изобретения

Ф. М. Тищенко, А. Ю. Ратманский, Н. M. Мухарлямов и Ю, Т. Пушкарь (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ДИАГРАММ

РАЗРЕЖЕНИЯ ИНДИКАТОРОВ ч с

Изобретение относится к вычислительной технике и может быть использовано для вычисления площади диаграмм разрежения как радиоактивных, так и красочных индикаторов, например, при определении производительности сердца.

Известна целевая вычислительная машина для вычисления диаграмм разрежения, обладающих рециркуляционным участком, содержащая

10 функциональный преобразователь, усилитель, интегратор, датчик напряжения (вольтметр), логарифмирующий блок, блок дифференцирова. ния, устройство для определения максимального напряжения, блок управления и три группы выходов. Однако укаэанная целевая вычислительная машина не позволяет вычислить диаграмм разрежения радиоактивных индикаторов (1).

Наиболее близким по сущности техническим решением является устройство для вычисления диаграмм разрежения радиоактивных индикаторов, содержащее функциональный преобразователь, интегратор, два счетчика, триггер, два элемента ИЛИ, элемент И, регистр, распредели. тель, дешифратор (2).

В известном устройстве интегратор суммирует число импульсов, которые поступают на

его счетный вход от момента пуска устройства (t = О) до момента завершения (t = t3) поиска экспоненциального участка на нисходящей ветви диаграммы разрежения, когда ее амплитуда уменьшается ло экспоненциальной зависимости:

tl(k)=p(q 1{ )с(И,о) для t % t (tý,,,(1) где n(t ) — значение средней частоты импульсов вначале (t = t ) экспоненциального участка;

К вЂ” логарифмический декремент затухания.

Поиск экспоненциального участка осуществляется путем проверки в реверсивном счетчике равенства: п(то) — n(t„) — n(t ) +n(t ) — О, (2)

Где П (то), n (tq), П (т ) И П (13) — Эиа 1ения средней частоты импульсов в ломенты времеHB Cp, tg, t g и tg, соответствующие лояв792264 4 сов. $ N = I .Ìà =Г Ми =.Г n(>e р

to 2

n(t,ь)

Jh(t )dk+ — = N

Ю К ОБЩ лению первого, второго, третьего и четвертого импульсов на импульсном выходе интегратора, который в промежутках между этими импульсами накапливает одинаковое количество импуль

Недостатком известного устройства является то, что в результате оценки диаграммы разрежения вычисляется не общая площадь под диаграммой разрежения, а только первая часть йз этой площади, равная значению1 n(t)dt, которое фиксируется в интеграторе к моменту остановки устройства. Для вычисления второй площади под экстраполируемой частью диаграммы разрежения индикатора, равной

К необходимо вначале вычислить логарифмичесг кий декремент затухания К из величины

К ай, которая фиксируется. в регистре, а затем разделить величину n(t ), зарегистрированную счетчиком, на К, В заключение необходимо выполнить операцию суммирования двух величин:

Чтобы осуществить указанные операции, требуется специальное устройство для решения конечного уравнения (4).

Целью изобретения является повышение. быстродействия и точности.

Указанная цель достигается тем, что в устройство для вычисления диаграмм разрежения индикаторов, содержащее функциональный преобразователь, выход которого соединен с первым входом первого счетчика, информационный выход которого соединен с первыми входами регистра и дешифратора, первый

* триггер, первый вход которого соединен с входом устройства, первый выход первого триг гвра соединен с первым входом интегратора, первый выход которого соединен с первым щсодом распределителя, первый выход которого соединен с первым входом пеового элемента

ИЛИ и вторым входом первого счетчика, второй выход распределителя соединен с первы, ми входами элемента И и второго элемента

ИЛИ, выход которого соединен с третьим входом первого счетчика, выход которого через элемент И, соединен с вторым входом распределителя, третий выход которого соединен со вторыми входами второго элемента ИЛИ и регистра, четвертый выход распределителя соединен с первым и вторым входами второго счетчика, вторыми входами дешифратора и первого элемента ИЛИ, выход которого соединен с четвертым входоМ первого счетчика, 10

1$

2$

ЗО

3$

4Р

4$

$0

$$ введены преобразователь код частота, второй триггер, генератор, два элемента 2И ИЛИ, причем выход дешифратора соединен с первым входом второго триггера, второй вход которого соединен с входом устройства, выход функ. ционального преобразователя соединен с первыми входами элементов 2И-ИЛИ, вторые входы которых соединены с первым выходом второго триггера и третьим входом второго счетчика, выход которого соединен с вторым входом первого триггера, второй выход которого и второй выход интегратора соединены с выходами устройства, второй выход второго триггера соединен с третьими входами элементов 2И-ИЛИ и распределителя, выход регистра соединен с входом преобразователя код частота, выходы которого и генератора соединены с четвертыми входами соответственно первого и второго элементов 2И-ИЛИ, выходы которых соединены соответственно с четвертым входом второго счетчика и вторым входом интегратора.

Блок-схема устройства приведена на чертеже.

Устройство содержит функциональный преобразователь 1, интегратор 2, распределитель 3, счетчики 4, 5, элемент И 6, элементы ИЛИ

7, 8, триггеры 9, 10, регистр 11, дешифратор

12, генератор 13, элементы 2И-ИЛИ 14, 15, преобразователь 16 код — частота, индикатор 17.

Устройство работает следующим образом.

В исходном состоянии интегратор 2, счетчики 4 и 5, триггеры 9 и 1О, регистр 11 и распределитель 3 установлены в нулевое состояние.

Пуск устройства осуществляется подачей импульса на соответствующие входы триггеров 9 и 10, которые при этом устанавливаются в единичное состояние и открывают элементы

2И-ИЛИ 14 и 15, распределитель 3 и интегратор 2. Последний начинает интегрировать входной сигнал путем счета числа импу. ьсов, поступающих на его вход с выхода элемента

2И-ИЛИ 15.

Первый цикл работы устройства начинается при поступлении иа вход интегратора 2 числа импульсов, равного A N, когда на его выходе возникает первый импульс, запускающий распределитель 3. Далее с выхода раслределителя временно появляется разрешающий потенциал, поступающий через элемент ИЛИ 7 на соответствующий вход счетчика 4, который за это время зарегистрирует среднюю частоту импульсов, поступающих на его вход с выхода функционального преобразователя 1. При поступлении очередных йй импульсов на вход интегратора 2 сигнал с выхода последнего запускает распределитель 3, на соответствующем выходе которого появляется временно разрешающий потенциал, поступающий через элемент

792264

ИЛИ 8 на соответствующий вход счетчика 5.

При этом иэ первого значения средней частоты импульсов вычитается второе значение средней частоты импульсов. Поскольку на участке подъема амплитуды диаграммы разрежения 5 последующее значение средней частоты импульсов всегда больше предыдущего, то возникающий на выходе счетчика 4 импульс по,ступает через открытый во втором такте элемент И 6 на вход распределителя З,устанавливая его в исходное состояние.

Аналогичным образом это происходит и во всех последующих циклах на подъеме диаграммы разрежения, когда каждый цикл сравнения содержит два такта измерения.

l5

После достижения максимального значения средняя частота импульсов, т.е. усредненное значение амплитуды диаграммы разрежения, начинает уменьшаться, распределитель 3 начинает работать циклически по четыре такта в 20 каждом цикле, При этом в первом такте счетчик 4 работает на сложение, во втором и третьем — на вычитание и в четвертом— снова на сложение.

В конце четвертого такта каждого цикла 25 проверяется справедливость равенства (2) путем подключения дешифратора 12 к счетчику 4.

Так как в первый период после достижения максимума амплитуда диаграммы разрежения уменьшается не по экспоненциальной зависи- уд мости, то равенство (2) не соблюдается, сигнал на выходе дешифратора 12 отсутствует и интегратор 2 по-прежнему продолжает считать сумму всех импульсов, которые поступают с функционального преобразователя 1 через элемент 2И-ИЛИ 15;

На участке экспоненциальной зависимости средней частоты импульсов от времени равенство (2) соблюдается, поэтому дешифратор 12 в очередном цикле, а именно в конце четвертого такта, выдает сигнал, который поступает на соответствующий вход триггера 10, в результате чего элементы 2И-ИЛИ 14 и 15 меняют свое состояние. К этому моменту времени интегратор 2 зарегистрирует суммарное число импульсов, равное J n(t) dt, поступающих на его вход за время от начала интегрирования до момента достижения равенства (2), а регистр 11 — разность средних частот n()

n(t„) = К и М, которая перезаписывается иэ счетчика 4 в регистр 11 в начале третьего такта, когда передний фронт разрешающего потенциала с выхода распределителя 3 поступает на вход регистра 11. В счетчике 5 регистрируется число п(т3), равное средней час55 тоте импульсов в четвертом такте, когда разрешающий потенциал с выхода распределителя поступает иа соответствующий вход счетчика 5, На выходе преобразователя 16, коэффициент преобразования которого уста. навливают равным —, появляется часто

10 с

1Ъ N

1пЬ

%. =КАЙ =10 K которая через открытый по второму управляющему входу элемент 2И-ИЛИ 14 начинает поступать на вход счетчика 5. С этого момента счетчик 5 работает на вычитание. Одновременно частота = 10 с выхода генератора 13 через открытый по второму управляющему входу элемент 2И -ИЛИ 15 начинает поступать на вход интегратора 2, появляющиеся импульсы на выходе которого уже не запускают распределитель 3, поскольку последний закрыт.

Интегратор 2 считает импульсы частотой в течение времени, пока на выходе счетчика 5 появляется сигнал. Данный сигнал устанавливает триггер 9 в нулевое состояние. Это время определяется числом п(т ), которое было зарегистрировано счетчиком 5, и частотой, поступающей на вход счетчика 5, и равно н Иъ)1 . 3a это время интегратор 2 к числу импульсов Г ь n(t) dt достигает

t о число, равное

% h(k3), bh(e )-h(t ) 2 2 10ЬК К т.е. содержимое интегратора 2 увеличивается на величину площади под экстраполируемой частью диаграммы разрежения. При этом цифровой индикатор 17, управляющий сигнал на который поступает с выхода триггера 9, показывает величину общей площади под диаграммой разрежения.

Таким образом, изобретение обеспечивает определение общей площади под диаграммой разрежения индикаторов, избегая при этом применения генератора экспоненциальной функции. Полученное значение общей площади под диаграммой разрежения и щикаторов используется для вычисления производительности сердца при диагностических исследованиях функционального состояния кровообращения.

Формула из об р е те ния

Устройство для вычисления диаграмм разрежения индикаторов, содержащее функциональ. ный преобразователь, выход которого соединен с первым входом первого счетчика, информационный выход которого соединен с первыми входами регистра и дешифратора. первый триггер, первый вход которого соединен с входом устройства, первый выход первого триггера соединен с первым входом интегратора, первый выход которого соединен с первым входом распределителя, первый выход которого сое792264

ВНИИПИ Заказ 10136/49 Тираж 75! Подписное

Филиал П(1П "Патент", г. Ужгород, ул. Проектная, 4 дмнен с первым входом первого элемента

ИЛИ и вторым входом первого счетчика, второй выход распределителя соединен с первыми входами элемента И и второго элемента

ИЛИ, выход которого соединен с третьим входом первого счетчика, выход которого через элемент И соединен с вторым входом распределителя, третий выход которого соединен со вторыми входами второго элемента ИЛИ и регистра, четвертый выход распределителя соединен с первым и вторым входами второго счетчика, вторыми входами дешифратора и первого элемента ИЛИ, выход которого соединен с четвертым входом первого счетчика, о т л н ч а ю щ е е с я тем, что, с целью повышения быстродействия и точности, в него введены преобразователь код-частота, второй триггер, генератор, два элемента 2И-ИЛИ, причем выход дешифратора соединен с первым входом второго триггера, второй вход которого соединен с входом устройства, выход функционального преобразователя соединен с первыми входами элементов 2И -ИЛИ, вторые входы которых соединены с первым выходом второго триггера и третьим входом второго счетчика, выход которого соединен с вторым входом первого триггера, второй выход которого и второй выход интегратора соединены с выходами устройства, второй выход второго триггера соединен с третьими входами элементов 2И-ИЛИ и распределителя, выход регистра

ig соединен с входом преобразователя код-частота, выходы которого и генератора соединены с четвертыми входами соответственно первого и второго элементов 2И-ИЛИ, выходы которых соединены соответственно с четвертым входом второго счетчика и вторым входом интегратора.

Источники информации, принятые во внимание при экспертизе

1. Патент Венгрии М 156997, кл. G 06 G, 1970.

2. Авторское свидетельство СССР по заявке

М 2547355/18-24, кл. G 06 F 15/52, 3977.