Преобразователь двоично-десятичногокода b двоичный

Преобразователь двоично-десятичногокода b двоичный

Иллюстрации

Показать все

Реферат

 

Всасо мэ н ал

; ..-„;ио-тМ чЕС,.АНИЕ

ИЗОБРЕТЕНИЯ

ОП Ис

Сееоз Советскнк

Социалистнческик

Республик

<о798800

К АВТОИ КОМУ С ИЛЬСТВУ (6! ) Дополнительное к авт. сеид-ву— (22) Заяалено 05. 04. 79(21) 2748264/18-24 с присоединением заявки HP— (23) Приоритет

Опубликовано 2 3.0181 Бюллетень HP

Дата опубликования описания 23 . 01 . 8 1 (51)м к„з

G F 5/02

i осударственный комитет

СССР яо аелам нзобретенмй н открытвй (53) УДК !681. 325 (088.8) (72) Авторы изобретения

A. Е. Иарютин и Б. С. Демченко

Краснодарский ордена Трудового Красного Знамени завод электроизмерительных приборов (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА

В ДВОИЧНЫГ

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении двоично-десятичных преобразователей.

Известен преобразователь двоичнодесятичного кода в двоичный, содержащий регистр числа, блок управления, переключатель .эквивалентов, первое и второе запоминающее устройства !О хранения эквивалентов, два сумматора .и два регистра, группу элементов И и счетчик переносов (1).

Недостаток преобразователя — низкое быстродействие, связанное с по- 15 следовательным принципом работы, а также наличие сложного блока управления.

Наиболее близким к предлагаемому по технической сущности является 20 преобразователь двоично-десятичных чисел в двоичные, содержащий регистр тетрады, переключатель эквивалентов, первый блок хранения двоичных экви.валентов, накапливающий сумматор, 25 выход которого является выходом преобразователя, а первый вход соединен с выходом первого блока хранения двоичных эквивалентов, информационный вход регистра тетрады соединен 30 с информационным входом преобразователя, управляющий вход которого соединен с управляющими входами регистра тетрады и переключателя эквивалентов (21 .

Кроме того, данный преобразователь содержит блок управления и блок сдвига.

Недостаток преобразователя — низкое быстродействие, связанное с необходимостью трех тактов для преобразования одного десятичного разряда, н наличие сложного блока управления.

Цель изобретения — увеличение быстродействия преобразователя и его упрощение.

Поставленная цель достигается л счет .того, что в преобразователь двоично-десятичного кода в двоичный, содержащий регистр тетрады, переключатель эквивалентов, первый блок хранения двоичных эквивалентов, накапливающий сумматор, выход которого является выходом преобразователя, а первый вход соединен с выходом первого блока хранения двоичных эквивалентов, информационный вход регистра тетрады соединен с информацнон798800 ным входом преобразователя, управляющий вход которого соединен с управляющими входами регист, а тетрады и переключателя эквивалентов, введен второй блок хранения двоичных эквивалентбв, два младших разряда адресного входа которого соединены с выходами двух старших разрядов регистра тетрады, вцходы двух младших разрядов которого соединены с двумя младшими разрядами адресного входа первого блока хранения двоичных экви- ® валентов, старшие разряды адресного входа первого и второго блоков хра- нения двоичных эквивалентов соединены с выходами переключателя эквивалентов, выход второго блока, хране- }$ ния двоичных эквивалентов соединен со. вторым входом накапливающего сумматора.

На чертеже представлена блок-схема предлагаемого преобразователя. Щ

Преобразователь содержит регистр .1 тетрады, выполненный по схеме с параллельным приемом информации,переклвчатель 2 эквивалентов, который может быть выполнен, например, на двоичном счетчике, первый 3 и второй 4 блоки хр@иеийя двоичных эквивалентов, выполиейиые, например, в виде полупроводниковых запомииакщих устройств или диодных шифраторов, накапливающий сумматор 5, управляющий вход б, информационный вход 7 и выход 8 двулично-десятиччйого преобразователя. Первый и второй разряды выхода регистра 1 тетрады соеди-.з нены, соответственно, с первым и вто- Э> рым адресными входами первого 3 блока хранения двоичных эквивалентов, третий и четвертый разряды выхода регистра 1 тетрады соединены с первым и вторым адресными входами второ- ф}

Fo 4 блока хранения двоичных эквивалентов. Число раэярдов переключателя 2 эквивалентов определяется количеством десятичных разрядов преобразуемого числа..Выкод переключа.теля 2 эквивалентов подключен к старшим разрядам адресных входов первого

3 и второго 4 блоков хранения двоичных эквивалентов.: Выходы первого 3 и второго 4 блоков хранения двоичных эквивалентов соединены, соответственно:, с первым H вторым входами накапливающего сумматора 5. Количество двоичных разрядов на выходе первого 3 и второго 4 блоков хранения двоичных эквивалентов, а также О разрядность накапливающего сумматора

5 определяется числом двоичных раз. рядов, содержащихся в двоичном эквиваленте старшего разряда преобразуемого десятичного числа. ЬО

Предлагаемый преобразователь рабо. тает следующим образом.

Преобразуемое число в двочино-десятичном коде через вход 7 поразрядно поступает.на вход регистра 1 тет- Я рады. При этом каждый разряд исходного числа представлен в виде двух слагаемых (A + В) 10, где А может быть любым из чисел 1, 2 и 3, а В числом 4 или 8, К вЂ” номед десятичного разряда.

Одновременно с подачей кода на вход б на управляющий вход регистра

1 тетрады и счетный вход переключателя 2 эквивалентов поступает управлякщий импульс. Двоично-десятичный код преобразуемого числа запоминается на регистре. 1 тетради, а на его выходе фон"ируются младшие разряды адресов выбора двоичных эквивалентов слагаемых преобразуемого разряда, где A может быть представлено двоичным кодом 10, 01 и 11,  — двоичным кодом 10, 01. На выходе переключателя 2 эквивалентов формиру" ются старшие разряды адресов. Таким образом, .адрес двоичного эквивалента первого слагаемого определяется номером разряда десятичного числа и двумя младшими двоичными разрядами числового значения преобразуемой цифры, а адрес двоичного эквивалента второго слагаемого определяется номером разряда и двумя старшими двоичными разрядами преобразуемой цифры. Первый и второй адреса выбора двоичных эквивалентов поступают на входы соответственно, первого Э и второго 4 блоков хранения двоичных эквивалентов. Двоичные эквиваленты первого слагаемого хранятся в первом 3 блоке хранения двоичных эквивалентов (три двоичных эквивалента на десятичный разряд преобразуемого числа), двоичные эквиваленты второго слагаемого хранятся во втором 4 блоке хранения двоиччых эквивалентов (два двоичных эквивалента на десятичный разряд).

Выбранные двоичные э вивалентв в виде слагаеьых А 10 и B ° 10 поступают параллельным кодом на вход .накапливающего сумматора 5. ITpeo6разование одного двоично-десятичного разряда производится за один такт.

Подобным же образом происходит преобразование каждого последующего двоично-десятичного разряда, до тех пор, пока не будут преобразованы все двоично-десятичные разряды исходного числа, а в накапливающем сумматоре 5 не сформируется искомое двоичное число, которое считывается с выхода преобразователя 8. Общее время преобразования (Т) К-разрядного двоично-десятичного числа определяется выражением Т = К .t, где — длительность такта.

Использование второго 4 блока хранения двоичных эквивалентов и разделение на две функциональные части регистра 1 тетрады в совокуп-, ности с новыми связями упрощает программу управления преобразованием, 798800

Составитель N. Аршавский

Редактор В. Еремеева - ТехредТ.Иаточка Корректор,М. Демчик

Заказ 10047/65 Тираж 756 Подписное

ВНИИПИ .Государственного комитета СССР по делам Изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 позволяет исключить ряд элементов (блок управления, сдвигатель) и повысить быстродействие преобразова теля, вести преобразование в реаль-. ном масштабе, времени, что расширяет возможности его применения как прн вводе, так и при обработке информации.

Формула изобретения

Г

Преобразователь двоична-десятнЧ" ного кода в двоичный, содержащий регистр тетрады, переключатель эквивалентов, первый блок хранения двоичных эквивалентов, накаплива- И кщий сумматор, выход которого является выходом преобразователя, а первый вход соединен с выходом первого блока хранения двоичных Экви" валентоэ, информационный вход регнст- Щ ра тетрады соединен с информацион.ным входом преобразователя, управлякщий вход которого соединен с управляющими входами регистра тетрады и переключателя эквивалентов, о тл и ч а ю шийся тем, что, с целью увеличения быстродействия преобразователя и его упрощения, в него введен второй блок хранения двоичньи(эквивалентоэ, два младших разряда адресного входа которого соединены с выходами двух старших разрядов регистра тетрады, выходы двух младших разрядов которого соединены с двумя младшими разрядами адресного входа первого блока хранения .двоичных эквивалентов, старшие разряды адресного входа первого и второго блоков хранения двоичных эквивалентов соединены с выходами переключателя эквивалентов, выход второго блока хранения двоичных эквивалентов соединен со вторым вхоцом чакаплнвакщвго сумматора.

Источники информации, Мэннятые во внимание при экспертизе

1. Ъвторсков свидетельство СССР

М 656052, кл. 6 06 F 5/02, 1977.

2, Авторское свидетельство СССР

Р 572781, кл. G 06 F 5/02, 1975 (прототип).