Арифметическое устройство

Арифметическое устройство

Иллюстрации

Показать все

Реферат

 

Оп ИСАНИ

ИЗОБРЕТЕНИЯ

Союз Советсхик

Социалистических

Республик ()798825

К АВТОРСКОМУ СВИ ВТЕЛЬСТВУ (61) Дополмительмое к авт. саид-ву (22) Заявлено 060479 (21) 2749341/18-24 с прмсоедимемием заявки Ио (23) Приоритет

Опубликовано 23.0131. Бюллетень Йй 3

Дата опубликования описания 230181 (51)м. К„.з

G 06 F 7/38

Государственныя комнтет

СССР но делан нзобретеннй н открытнй (53) УДК 681. 325 (088.8) (72) Авторы изобретения

Н.В. Черкасский и A A Мельник (71) Заявитель

Львовский ордена Ленина политехнический институт (5 4 ) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может быть использовано при построении вычислительных устройств для выполнения операций сложения, вычитания, умножения, деления, извлечения квадратного корня при обработке больших массивов многоразрядных чисел.

Известны арифметические устройства, вычисляющие элементарные преобразования за время, приблизительно равное времени реализации операции умножения (1) .

Однако структуры устройств не предназначены для обработки больших массивов чисел.

Известно арифметическое устройство, состоящее из последовательно соединенных однотипных блоков. Каждый блок арифметического устройства содержит три регистра, комбинационный сумматор, узел анализа переполнения сумматора, триггер переполнения, первый коммутатор, содержащий элемент

И-ИЛИ, и второй коммутатор, содержащий и элементов И-ИЛИ.

Арифметическое устройство предназначено для выполнения операций сложения, вычитания, умножения, деления, иэвлечения квадратного корня при обработке больших массивов многоразрядных чисел.

Недостаток устройства - структурная сложность.

Наиболее близким по технической сущности к предлагаемому является арифметическое устройство, состоящее иэ и последовательно соединенных однотипных.блоков, каждый иэ которых содержит первЫй, второй и третий регистры, сумматор, блок анализа, триггер, первый и второй коммутаторы (2) .

Недостаток устройства - сложность

15 второго коммутатора и структуры устройства в целом.

Цель изобретения — упрощение структуры арифметического устройства.

Поставленная цель достигается тем, 20 что в арифметическое устройство, содержащее и последовательно соединенных ячеек, каждая иэ которых содержит первый, второй и третий регистры, сумматор, блок анализа, триггер, пер25 вый коммутатор, второй коммутатор, содержащий первый и второй элементы

И-ИЛИ, причем в каждой иэ последовательно соединенных ячеек группа разрядных выходов первого регистра сое30 динена с первой группой соответствую798825 щих разрядных входов сумматора, первый вход перного коммутатора соединен с первой и второй управляющими шинами устройства, второй вход перного коммутатора соединен с третьей упранляющей шиной устройства, а третий вход первого коммутатора соединен с выходом блока анализа, вход которого соединен с выходом знакового разряда сумматора, выход первого коммутатора соединен с К-тым разрядным входом второго регистра (где K=1, ...,и), i-тые прямые ныходы вторых регистров К-той ячейки соединены с

i-ми входами второго регистра (К+1)—

roA ячейки, а (К+1)-тый выход второго регистра К-той ячейки соединен четвертчм входом первого коммутатора (К+1) -той ячейки, К-тый инверсный выход второго регистра К-той ячейки соединен с первым входом первого элемента И-ИЛИ второго коммутатора К-той ячейки, второй вход первого элемента

И-ИЛИ второго коммутатора соединен с первой и второй управляющими шинами, а третий и четвертый входы — с третьей управляющей шиной и (К+1)-тым прямым выходом второго регистра, выход первого элемента И-ИЛИ второго коммутатора соединен со вторым входом.сумматора, выход i-oro разряда сумматора К-той ячейки соединен с (1+1)-тым разрядным входом первого регистра (K+1) -той ячейки, i-тый . разрядный выход третьего регистра

К-той ячейки соединен c (i-1)-тым входом третьего регистра (K+I) -той ячейки, п-й разряд третьего регистра соединен с выходом триггера и с пер. вым входом второго элемента И-ИЛИ второго коммутатора, второй и третий входы которого соединены с первой управляющей шиной и второй и третьей управляющими шинами, соответственно, а вход триггера соединен с выходом блока анализа, дополнительно введены и групп элементов ИЛИ и И, а второй коммутатор каждой из последовательно соединенных ячеек дополнительно содержит (и-1) элементон И, причем каждая группа элементов ЙЛИ и И содержит перный и второй элемент И и элемент ИЛИ, причем в каждой группе элементов ИЛИ и И первые входы первого и второго элементов И соединены: с, первой и упрагляющей шиной устрой.(4ква,вторые входы первого и второго элементов И соединены со нторой и третьей управляющими шинами устройства, соответственно, ныходы первого и второго элементов И соединены, соответственно, с первым и вторыми входами элемента ИЛИ, выход элемента ИЛИ соединен с соответствующим. входом второго регистра первой ячей,ки устройства и с четвертым входом первого коммутатора первой ячейки устройства, причем н каждом втором коммутаторе каждой из последовательно соединенных ячеек пятый и шестой входы первого элемента И-ИЛИ соединены с первыми входами (n-1) элементон

И и выходом второго элемента И-ИЛИ четвертый вход второго элемента

И-ИЛИ соединен с выходом первого разряда третьего регистра, вторые входы (n-1) элементов И соединены с соответствующими инверсными выходами разрядов второго регистра, а выходы (n-1) элементов И соединены со вторыми входами соответствующих разрядон сумматора.

На чертеже представлена функциональная схема арифметического устройства.

Арифметическое устройство содержит и логических блоков, образованных элементами И 1, 2 и ИЛИ 3, и и однотипных ячеек, каждая из которых содержит регистры 4 и 5, коммутатор

Щ б (содержащий элементы И-ИЛИ 7,8 и

И 9), сумматор 10 с дополнительными разрядами ll, триггер 12, выход 13 которого соединен со входом n-ro разряда регистра 5, регистр 14, управт

25 ляющне шины 15, 16 и 17 блок анализа 18, коммутатор 19.

Первые входы элементов И 1, 2 янляются входами 20 устройства, вторые входы соединены с управляющими шинами 17 и 16 умножения и делания, соответственно. Выходы элементов И 1, 2 (причем выход элемента И 2 — инверсный) объединены элементом ИЛИ 3. Выходы логических блоков (которыми являются выходы элементов ИЛИ 3) соединены с соответствующими входами регистра 4 первой ячейки, кроме первого входа регистра 4, соединенного с выходом логического блока через коммутатор 19.

Первая группа входов элемента

И-ИЛИ 8 коммутатора б соединена с управляющей шиной умножения 17 и деления 18, с выходом элемента И-ИЛИ 7 и инверсным выходом (К+1)-oro разряда регистра 4, вторая группа входов элемента И 2 соединена с управляющей шиной 16 извлечения корня, с пряьым выходом (К+1)-ого разряда регистра 4 и с выходом элемента И-ИЛИ 7.

Первые входы элементов И 9 соеди-, $0 йены с i-ми инверсными выходами регистра 4, а вторые входы всех элементов 9 объединены и соединены с выходом элемента И-ИЛИ 7.

Первая группа входов элемента И55 ИЛИ 7 соединена с первым выходом регистра 5 и с управляющей шиной деления и извлечения корня и с выходом триггера 12.

Арифметическое устройстно работает следующим образом.

При умножении первое множимое инвертируется s элементе И 2 и поступает через элемент ИЛИ 3 н регистр

4 первого блока, а первый множитель

798825 второго коммутатора соединен с пер ной и второй управляющими шинами, а третий и четвертый входы — с третьей управляющей шиной и (К+1) -тым прямым выходом второго регистра, соответст ненно, выход первого элемента И-ИЛИ второго коммутатора соединен со вторым.нходом сумматора, выход i-oro разряда сумматора К-той ячейки соединен с (i+1)-тым разрядным входом первого регистра (К+1)-той ячейки, i-тый разрядный выход третьего регистра

К-той ячейки соединен с (i-1)-тым входом третьего регистра (К+1)-той ячейки, и-й разряд третьего регистра соединен с выходами триггера и с пер ным входом второго элемента И-ИЛИ второго коммутатора, второй и третий входы которого соединены с первой управляющей шиной и второй и третьей управляющими шинами, соответственно, Щ а вход триггера соединен с выходом блока анализа, о т л и ч а ю щ е е с я тем, что, с целью упрощения структуры устройства, в него дополнительно введены и групп, элементов р ИЛИ и И, а нторой коммутатор каждой из носледовательно соединенных ячеек дополнительно содержит (n-1) элементов И, причем каждая группа элементов

ИЛИ и И содержит первый и второй элемент И и элемент ИЛИ, причем в каждой группе элементов ИЛИ и И первые входы первого и второго элементов И соединены с первой управляющей шиной устройства, вторые входы первого и второго элементов И соединены со второй

З и третьей управляющими шинами устройства, соответственно, выходы первого и второго элементов И соединены, соответственно с первым и вторым выходами элемента ИЛИ, выход элемента

Щ ИЛИ соединен с соответствующим входом второго регистра первой ячейки устройства и с четвертым входом первого коммутатора первой ячейки устройый ства, причем в каждом втором комму<> таторе каждой иэ последовательно соединенных ячеек пятый и шестой входы первого элемента И-ИЛИ соединены с первыми входами (n-1) элементон И и с выходом второго элемента И-ИЛИ, четвертый вход второго элемента И-ИЛИ ссединен с выходом первого разряда третьего регистра, вторые входы (n-1) элементов И соединены с соответствующими инверсными выходами разрядов второго регистра, а выходы (n-1) элеИ ментов И соединены со вторыми входами соответствующих разрядов сумматора. н регистр 5. Умножение произнодят младшими разрядами вперед при неподвижном множимом последовательно-параллельным способом. Первый разряд множителя с регистра 5 поступает во второй коммутатор 6 на элемент И-ИЛИ 7.

Если он равен единице, коммутатор

6 вырабатывает сигнал, пропускающий через элементы И-ИЛИ и И 8, 9 инверсное содержимое регистра 4, которое после двойного инвертирования равно ,прямому значению первого множнмого, на входы умматора 10.

При делении делитель поступает на регистр 4 через логические блоки, не инвертируясь. Появление единицы на выходах триггера 12 и элемента И-ИЛИ7 разрешает прохождение иннерсных значений регистра 4 на сумматор 10 через второй коммутатор 6.

При извлечении корня появление единицы на выходе триггера 12 и элемента И-ИЛИ 7 разрешает прохождение на сумматор 10 через коммутатор 6 .инверсных значений i-тых разрядов второго регистра и прямого значения (К+1)-ого разряда регистра 4 К-го блока. Работа остальных элементов устройства аналогична.

Эффективность изобретения заключается н улучшении структуры арифметического устройства за счет уменьшения количества связей н каждой ячейке.

Формула изобретения

Арифметическое устройство, содержащее п последовательно соединенных ячеек, каждая из которых содержит первый, второй и третий регистры, сумматор, блок анализа, триггер, первый коммутатор, второй коммутатор, содержащий первый и второй элементы

И-ИЛИ, причем в каждой нз последовательно соединенных ячеек группа разрядных выходов первого регистра соединена с первой группой соответствующих разрядных входон сумматора, перв вход первого коммутатора соединен с первой и второй управляющими шинами устройства,. второй вход первого коммутатора соединен с третьей управляющей шиной устройства, а третий вход первого коммутатора соединен с выходом блока анализа, вход которого соединен с выходом знакового разряда сумматора, выход первого коммутатора соединен с К-тым разрядным входом второго регистра (где K=1 »n), i-тые прямые выходы второго регистра

К-той ячейки соединены с i-ми входами второго регистра (K+1)-той ячейки, а (К+1)-тый выход второго регистра К-ой ячейки соединен с четвертым входом первого коммутатора (К+1)-той ячейки, К-тый инверсный выход второго регистра К-той ячейки соединен с первым входом первого элемента H-ИЛИ второго коммутатора К-той ячейки, второй вход первого элемента И-ИЛИ

Источники -информации, принятые во внимание при экспертизе

gp 1. Байков В.Д. и Смолов В.Б. Аппаратурная реализация элементарных функций в ЦВМ. Л., ЛГУ, 1975, с.3-75.

2. Авторское свидетельство СССР по заявке Р 2414632/18-24, кл. G 06 F 7/38, 197б (прототип).