Устройство для управления резерви-рованием информации b вычислитель-ных комплексах

Устройство для управления резерви-рованием информации b вычислитель-ных комплексах

Иллюстрации

Показать все

Реферат

 

.%

ПЩ. -4, Ь.; .ф.,йе а

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик (iii798834

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 31 ° 01 ° 78 (21) 2583155/18-24 (51)М. Кл 3 с присоединением заявки ¹

С 06 Е 9/00

G F 11/00

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет

Опубликовано 2301,81. Бюллетень ¹ 3 (53) УДК 881. 328 (088.8) Дата опубликования описания 26,0181 (72) Авторы. изобретения

В.И.Кидалов, В.П.Краснов, А.И.Ляхов, Н.Н.Поддубный, Г.А,Лодунаев и Э.В.Щенов (91) Заявитель (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РЕЗЕРВИРОВАНИЕМ

ИНФОРМАЦИИ В ВЫЧИСЛИТЕЛЬНЫХ КОМПЛЕКСАХ

Изобретение относится к вычислительной технике и может быть использовано в устройствах для управлейия резервированием информации в цифровых вычислительных комплексах с обманом информацией процессоров через общее поле оперативной памяти.

Известны цифровые вычислительные комплексы, содержащие два одинаковых процессора и соединенные с ними две группы модулей памяти, в которых осуществляется одновременная запись информации из процессоров в два модуля с целью обеспечения возможности оперативного восстановления работы комплекса при отказе одного из модулей памяти (1).

Недостатком таких комплексов является неэкономнчное использование памяти. В них резервируется вся информация, даже если она не.является необходимой для автоматического вос- . становления работоспособности системы после отказа модуля памяти. В связи с этим объем запоминаемой ин1 формации вдвое меньше физического объема модулей памяти. В случае необходимости обеспечения мультипроцес- .

-сорного режима работы усложняется адресация модулей памяти, снижается производительность процессоров из-зг частого. столкновения запросов и общим модулям.

Наиболее близким по технической сущности к предлагаемому является устройство, применяемое в цифровом вычислительном комплексе с резервированием информации, в котором с целью более экономичного использования физических объемов модулей памяти и повышения производительности за счет снижения числа столкновений запросов обеспечивается произвольное подключение процессоров к модулям памяти.

Это устройство является составной частью процессоров и включает в себя регистр операций, выход -которого подключен к дешифратору, блок управления записью, первый вход которого соединен с одним из выходов дешифратора, а второй вход — c выходом элемента И, выход блока управления записью соединен с выходом устройства, входы элемента И соединены с выходами первого и второго элементов ИЛИ, входы элементов ИЛИ соединены со входами устройства (21.

798834

Недостатками устройства является снижение надежности из-за необходимости введения гибкой адресации, снижение коэффициента использования аппаратуры из-за затрат времени на перераспределение модулей памяти между процессорами в процессе работы.

Цель изобретения — повышение надежности и коэффициента использования оборудования.

Поставленная цель достигается тем, о что в устройство для управления резервированием информации в вычислительных комплексах, содержащее регистр операций, выход которого подключен ко входу дешифратора, блока управления записью, выход которого соединен с первым управляющим выходом устройства, первый элемент И, первый и второй элементы ИЛИ, выходы которых подключены соответственно ко входам первого элемента И, входы пер- 3) вого элемента ИЛИ соединены соответственно с первым и вторым входами устройства, входы второго элемента

ИЛИ соединены соответственно с третьим и четвертым входами уст- 25 ройства, введены триггер, третий и четвертый элементы ИЛИ, второй и третий элементы И, причем первый вход третьего элемента.ИЛИ соединен с первым выходом дешифратора, второй выход которого подключен ко второму входу третьего элемента ИЛИ и к единичному входу триггера, выход третьего элемента ИЛИ соединен с первым входом блока управления записью, второй вход которого соединен с выходом четвертого элемента

ИЛИ, а выход подключен к первому входу второго элемента И, второй вход которого подключен к единичному выходу триггера, выход второго 40 элемента И соединен со вторым управляющим выходом устройства, нулевой вход триггера соединен с выходом первого элемента ИЛИ, входы третьего элемента И подключены соответст» венно к нулевому выходу триггера и к выходу второго элемента HJIH, выходы первого и третьего элементов

И подключены соответственнс ко BxDдам четвертого элемента ИЛИ.

Введением указанных выше дополни-, тельных элементов и связей в состав операций процессоров комплекса вводится специальная операция "Запись с резервированием", при выполнении которой происходит резервирование информации. При выполнении остальных операций такого резервирования не производится. Благодаря этому, при разработке программного обеспечения комплекса обеспечивается воз- 68 можность записи одновременно в обе группы модулей памяти только той информации, которая необходима для организации взаимодействия процсссоров и.продолжения работы комплек- 65 са при отказе отдельных модулей памяти.

В отличие от известных устройств для кратковремечного доступа процессора в резервные запоминающие устройства не требуется выполнять дополнительных операций подключения процессора к этим устройствам, либо включать в состав комплексов дополнительную аппаратуру, обеспечивающую постоянный доступ каждому из процессоров в резервируемые зоны общей оперативной памяти.

На фиг. 1 приведена структурная схема цифрового вычислительного комплекса; на фиг. 2 — структурная схема устройства для управления резервированием информации.

В состав комплекса входят первый процессор 1, второй процессор 2, модули 3 памяти первой группы и модули

4 памяти второй группы. Процессор 1 соединен с модулями 3 и 4 памяти кодовыми магистралями 5, а процессор 2 соединяется с модулями памяти кодовыми магистралями б. Процессор 1 и процессор 2 связаны с модулями 3 и 4 памяти шинами "Запись" 7 и 8, а также — "Конец записи" 9 и 10.

Устройство для управления резервированием информации включены в состав процессоров цифрового вычислительного комплекса.

В устройство управления резервированием информации входят регистр

11 операции, подключенный к нему дешифратор 12 операций, блок 13 управления записью и триггер 14, предназначенный для оперативного управления резервированием информации.

Входы регистра операций соединяются с выходами регистра команд (на чертеже регистр команд не показан).

Первый вход блока 13 управления заплсью соединяется с. выходом элемента ИЛИ 15, первый вход которого соединен связью 16 с выходом дешифратора 12 операций, соответствующим операции "Запись". Второй вход элемента ИЛИ 15 соединен связью 17 с другим выходом дешифратора 12 операций, соответствующим операции "Запись с резервированием", а также с единичным входом триггера 14. Выход блока

13 управления записью соединен с первьм входом элемента И 18 и первым управляющим выходом устройства, который, в свою очередь, соединен с шиной

8 "Запись" .модулей памяти. Второй вход элемента И 18 соединен с единичным выходом триггера "4. Выход элемента

И 18 соединен со вторым управляющим выходом устройства. Второй управляющий выход устройства соединен с шиной

7 "Запись" модулей памяти. Второй вход блока 13 управления записью соединен с Выходом элемента ИЛИ 19.

Входы элемента ИЛИ 19 соединены с выходами двух элементов И 20 и 21.

798834

Первый вход элемента И 20 соединен с Остальные зоны памяти формируются нулевым выходом триггера 14. Второй при выполнении процессорами других вход элемента И 20 соединен с первым операций, являются индивидуальными входом элемента И 21 и выходом эле- для каждого из процессоров и не совмента ИЛИ 22. Второй вход элемента падают в двух группах модулей. ОбраИ 21 соединен с нулевым входом триг 5 щенке на считывание проходит из гера 14 и выходом элемента ИЛИ 23. каждого процессора только на соотВходы элемента ИЛИ 22 соединены с ветствующую ему группу модулей папервым и вторым входами устройства.

Входы элемента и И 23 соединены с Операция "Запись " выполняется в третьим и четвертым входами устройст- g комплексе следующим образом. ва. Первый, второй и третий, четвер- После Установки на РегистРе 11 тый входы устройства соединены с .операций кода операции, с выхода дешинами 9 и 10 "Конец записи" модулей шифратоРа 12 опеРаций по свЯзи 16 памяти соответственно. поступает сигнал, который через элеПо кодовым магистралям 5 и 6 ци- мент ИЛИ 15 подается на вход блока фрового вычислительного комплекса . 15 13 управления записью. передаются во все модули памяти адреПри выполнении операции "Запись с са и записываемая информация. Сигиа- РезеРвиРованием" с выхода дешифРатолом, разрешающим выполнение записи . Ра 12 операций поэсвязи 17 поступает информации, передаваемой по кодовым сигнал на единичный вход триггера 14 магистралям 5 и 6, является сигнал 20 и на вход элемента ИЛИ 15. Блок 13

"Запись", передаваемый по шинам 7 и управления записью запускается сиг8 из процессора. Об окончании записи налом с выхода элемента ИЛИ 15, оргаинформации в модуль памяти свидетель- низует передачу информации и аДРеса ствует выдача сигнала по шинам 1Р из РегистРов процессора на кодовую

"Конец записи" из модулей памяти в 2g магистРаль, выдает сигналы "Запись" процессор. на шину 8, поступающие в модули памяМодули памяти имеют адресные се- ти соответствующей процессору группы, лекторы, с помощью которых фиксирует- и сигналы "Запись" чеРез элемент ся совпадение математических адресов И 18, открытый потенциалом с единичприсвоенных модулям, и адресов пере- З ого выхода триггера 14, на шины 7, н даваемых по кодовым магистралям. Кро- постУпающие в дРУгУю гРУппу моДУлей

30 ме того, в модулях памяти имеются устройства местного управления, кото- Этот блок оРганизУет пеРеДачУ инрые организуют поочередное обслужи- формации и адреса из регистров прование запросов от двух процессоров.. цессора на кодовую магистраль (сигДвум модулям памяти, находящимся в

35 калами, не показанными на чертеже) разных группах, назначаются одни и и с задержкой выдает сигнал "Запись" те же математические адреса. на шину 8, который поступает в моОсновным режимом работы комплекса дули памяти соответствующей процес.является одновременное решение pasH сору группы. Сигнал "Конец записи" задач под управлением диспетчерской 40 из моДулЯ памЯти, пРинЯвшего инфорпроцраммы, выполняемой на одном из мацию, поступает по шине 10 в пропроцессоров. В процессе работы в цессор на вход элемента ИЛИ 22. С модулях памяти с одинаковыми матемавыхода элемента ИЛИ 22 через элемент тическими адресамн, находящихся в

И 20, на второй вход которого постуразных группах, формируются общие 5 пает Разрешающий потенциал с нулевоинформационные зоны, содержащие дан- го выхода триггера 14. Сигнал с выные, необходимые как для одновремен- хода элемента И 20 постУпает на вход ного выполнения задач двумя процессо- элемента ИЛИ 19 и с выхода его — на рами, так и для сохранения информации втоРой вход блока УпРавления записью. на случай выхода из строя одного из 0 Блок 13 УпРавлениЯ записью после модулей памяти. При отказе одного из этого оРганизУет переход пРоцессоРа модулей памяти работу продолжает один на выполнение следующей операции.

C процессор (любой), который выполняет После завершения записи в модулях полный перечень задач, используя за- памяти обеих групп появляются сигнарезервированную в модуле памяти дру- лы "Конец записи" на входах элементов гой группы информацию. Задачи в ре- ИЛИ 22 и 23. Сигналы с выходов элезервном режиме работы выполняются ментов ИЛИ 22 и 23 поступают на вход реже, чем в основном, либо выборочно, элемента И 21. Если запись прошла в не в полном составе, только наиболее. модулях памяти обеих групп, на выховажные. де элемента И 21 появляется сигнал, Общие инФормационные зоны Форми- фо который далее проходит через элемент руются при выполнении в процессоре ИЛИ 19 на вход блока 13 управления операции "Запись с резервированием", записью. Триггер 14 сбрасывается которая применяется программистом в в исходное состояние сигналом с случае необходимости записи информа. выхода элемента ИЛИ 23. Блок 13 уп-. ции в две группы модулей памяти. И равления записью организует переход

798834 процессора на выполнение следующих

-операций.

В цифровом вычислительном комплек се, использующем описанное устройство, повышается гибкость управления составом резервируемой информации, благодаря чему расширяются функциональные возможности комплекса и повышается его надежность, более полно используется физический объем памяти комплекса (повышается коэфиициент использования оборудования), Формула изобретения

Устройство для управления резервированием информации в вычислительных комплексах, содержащее регистр операций, выход которого подключен ко входу дешифратора, блок управления записью, выход которого соединен с первЫм управляющим выходом устройства, первый элемент И, первый и второй элементы ИЛИ, выходы которых подключены соответственно ко входам первого элемента И, входы первого элемента ИЛИ соединены соответственно с первым и вторым входами устройства, входы второго элемента ИЛИ соединены соответственно с третьим и четвертым входами устройства, о т л и ч а-ю щ е е с я тем, что, с целью повышения надежности и коэффициента использования оборудования, в него введены триггер, третий и четвертый элементы ИЛИ, второй и третий элементы И, причем первый вход третьего элемента ИЛИ соединен с первым выходом дешифратора, второй выход которого подключен ко второму входу третьего элемента ИЛИ и к единичному входу триггера, выХод третьего элемента ИЛИ соединен с первым входом блока управления записью, второй вход которого соединен с выходом четвертого элемента ИЛИ, а выход — подключен к первому входу второго элемента И, второй вход которого подключен к единичному выхо15 ду триггера, выход второго элемента

И соединен со вторым управляющим выходом устройства, нулевой вход триггера соединен с выходом первого элемента ИЛИ, входы третьего элемент та И подключены соответственно к. нулевому выходу триггера и к выходу второго элемента ИЛИ, выходы первого и третьего элементов И подключены соответственно ко входам четвертого элемента ИЛИ.

Источники информации, принятые во внимание при экспертизе

1.Патент США Р 3838261, кл. 235-153 A F (G 06 F 15/16), опублик. 1974.

2.Патент США М 3905023, кл. 235-153 AK (G 06 F 11/06), опублик. 1975 (прототип).

798834

Фиг.7

SÿÞ в

Составитель A.Æåðåíîà

Редактор В.Лазаренко Техред М.Голинка Корректор И.Муска

Заказ 10056/67 Тираж,756 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП"Патент, r.Óæãîðoä,óë.Ïðoåêòíàÿ,4