Многоканальное устройство приоритета

Многоканальное устройство приоритета

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических республик (ii)798839

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (51)М. Кл З (22) Заявлено 301078 (21) 2678276/18-24 с присоединением заявки М (23) Приоритет

9 06 F 9/46

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано2g0181. Бюллетень М 3

Дата опубликования описания 250).81 (53) УДК 681.325 (088.8) (72) Авторыизобретения

В. А. Иванов и В.. В. Иванов

Ордена. Ленина институт кибернетики AH Украинской CCP (71) Заявитель (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ПРИОРИТЕТА

Изобретение относится к вычислительной технике, в частности к устройствам приоритета и может быть использовано в вычислительных системах с несколькими процессорами, использующими через единую магистраль общие внешние устройства.

Известно многоканальное устройство приоритета, содержащее в каждом канале четыре триггера, формирователь, девятнадцать элементов И, три элемента ИЛИ, транзисторы (1).

Недостатками устройства являются: а).низкая надежность и необходимость отключения всей системы при изменении числа процессоров из.-за последовательного соединения каналов кольцевой линией; б)отсутствие возможности оператив- 20 ного изменения приоритетов процессоров без изменения порядка подключения процессоров к линии опроса; в) большое количество линий.

Наиболее близким по технической сущности и достигаемому положительному результату к предлагаемому является многоканальное устройство при оритета, состоящее из подключенньпс к процессорам шинами запроса, кана- ЗО

\ лов, каждый из которых содержит триггер и логические элементы. Выделение наиболее приоритетного запроса процессора на занятие общей магистрали выполняется с помощью линии, последовательно соединяющей каналы в замкнутый контур. Устройство функ-. ционирует таким образом,что текущий приоритет процессора, выставившего запрос, зависит от места включения его канала в замкнутом контуре по отношению к процессору, занимающему магистраль в данный момент (2).

Недостатками устройства являют- ся: . а) низкая надежность, вызывающая полную неработоспособность вычислительной системы при отключении питания хотя бы в одном процессоре; а также необходимость отключения всей системы при изменении числа процессоров, иэ-эа разрыва кольцевой линии р б)отсутствие возможности оперативного изменения приоритета процессоров и зависимость приоритета от места подключения процессора к кольцевой линии

Цель изобретения — повышение надежности и расширение функциональных

798839 возможностей за счет оперативного изменения дисциплины обслуживания.

Поставленная цель достигается . тем, что в многоканальное устройство приоритета, содержащее в каждом канале триггер, два элемента И и элемент НЕ, введены в каждый канал дополнительный триггер, третий элемент И, элемент ИЛИ, элемент задержки и формирователь импульсов, причем первый вход первого триггера канала соединен с соответствующим входом пер . вой группы управляющих входов устройства, второй вход первого триггера канала соединен с соответствующим . входом второй группы управляющих входов устройства, выход первого 15 триггера канала соединен с первым входом первого элемента И канала и с входом формирователя импульсов канала, выход формирователя импульсов канала соединен с первыми входами эле- Щ мента ИЛИ канала и второго элемента

И канала, выход формирователя импульсов канала через элемент задержки канала соединен с первым входом третьего элемента И канала,а через элемент

НЕ канала — с вторым входом первого элемента И канала, выход второго триггера канала соединен с вторым входом второго элемента И канала и с соответствующим выходом первой группы выходов прерывания устройства, выход второго элемента И канала соединен с соответствующим выходом второй группы выходов прерывания устройства, каждый запросный вход устройства соединен с вторым входом третьего элемента И

33 и первым, вторым входом второго триггера соответствующего канала, выход первого элемента И канала соединен с вторым входом элемента ИЛИ канала, выход элемента ИЛИ канала соединен с ф) третьим входом второго триггера канала, выходы формирователей импульсов каналов объединены между собой, а выход третьего элемента И канала соединен с .третьим входом пеРвого триг- 4 гера канала.

На чертеже представлена структурная схема устройства. устройство содержит процессоры 1, внешние устройства 2(или блоки памяти g общую магистраль 3. Многоканальное устройство 4 приоритета содержит каналы 5, объединенные связью 6(линия занятия магистрали) входы 7, образующие первую группу управляющих входов устройства, входы 8, образующие вторую группу управляющих входов устройства, выходы 9, образующие вторую группу выходов прерывания, выходы

10, образующие первую группу выходов прерывания, входы 11, образующие груп-Ю пу запросных входов устройства, а каждый канал содержит триггеры 12 и

13, элементы И 14-16, элемент ИЛИ 17, элемент НЕ 18, элемент 19 задержки, формирователь 20 импульсов. . 6$

Устройство работает следующим образом.

В исходном состоянии, когда общая магистраль 3 не занята и нет запросов со стороны процессоров 1, на линии б занятия магистрали 3 находится высокий потенциал, а триггеры 12 и 13 сброшены. При появлении запроса в одном из процессоров 1 на входе

11 запроса процессора 1 появляется положительный потенциал,, который, в подключенном к нему канале 5, через, элемент И 16 включает триггер 12, сигнал с единичного выхода которого через формирователь 20 устанавливает нулевой потенциал на линии 6 занятия магистрали, которая в этом состоянии фиксирует занятие общей магистрали 3.

Этот же сигнал через элемент И 14 и элемент ИЛИ 17 передним фронтом включает триггер 13, сигнал с единичного выхода которого по выходу 9 прерывания извещает процессор 1 о том, что общая магистраль 3 процессором 1 занята. После получения этого сообщения процессор 1 устанавливает на входе

11 запроса нулевой потенциал и устанавливает триггер 13 в исходное состояние. Формирователь 20 осуществляет формирование импульсов по мощности, длительности и их инверсию.

Формирователь 20 выполняется с открытым коллектором на выходе и может быть реализован любым из известных способов, в частности элементом НЕ с открытым коллектором. Параллельное подключение нескольких формирователей 20 к линии б занятия магистрали позволяет формировать сигнал на этой линии в соответствии с функцией логического элемента или с инверсией, причем отключение питания формирователя 20 не влияет на об— щее состояние линии б занятия магистрали.

После выполнения сеанса связи процессора 1, занявшего общую магистраль 3, с одним из внешних устройств 2 по общей магистрали 3, на входе 8 управления этого процес— сора появляется импульс сброса, который устанавливает триггер 12 в исходное состояние. Триггер 12 через формирователь 20 устанавливает на линии 6 занятия магистрали положительный потенциал, который сигнализирует остальным каналам 5 о том, что общая магистраль

3 свободна. Если сигналы запроса отнескольких процессоров 1 приходят в интервале времени, когда общая магистраль 3 занята, то установка триггера 12 блокируется на входе элемента И 16 нулевым потенциалом, приходящим с линии 6 занятия магистрали.

Сигналы запроса от процессоров

1 сохраняются до момента освоб<-х<798839

Формула изобретения линия общей магистрали 3. В момент освобождения общей магистрали 3 на линии б занятия магистрали появляется положительный потенциал, который по переднему фронту через элемент

ИЛИ 17 устанавливает триггер 13 во всех каналах 5, в которых установлен запрос. Сигнал с единичного выхода триггера 13 поступает на выход 9 прерывания. Выполнение текущих программ в процессорах 1, установивших запросы при получении сиг- 10 налов на выходах 9 и 10, прерывается.

После отработки прерывания процессоры 1 выполняют опрос выходов 10 прерывания,по состоянию которых определяется занятость общей магистрали 3.

Если на выходе 10 прерывания находится положительный потенциал, процессор

1 по входу 7 управления устанавливает в единицу триггер 12 единичный выход которого, через формирователь 20 устанавливает на линии 6 занятия магистрали нулевой потенциал, сигнализирующий о занятии общей магистрали 3. Нулевой потенциал на линии б занятия об щей магистрали через элемент И 15 25 изменяет потенциал на выходе 10 прерывания. Изменение потенциала на выходе 10 прерывания сигнализирует процессору 1, установившему триггер

12, о занятии им общей магистрали 3, 30 а остальным процессорам 1 блокирует возможность установления в каналах 5, триггер 12. Таким образом, приоритет процессора 1 определяется интервалом времени от начала получения пре- 35 рывания об освобождении общей магистрали 3 до установления триггера 12, при этом, чем интервал времени больше, тем ниже приоритет процессора.

Этот временный интервал может задаваться в процессоре 1 и изменяться программным путем.

Время задержки элемента 19 задержки должно быть больше максимального временного интЕрвала программно заданного в процессоре 1 с наимень- 45 шим приоритетом. Это необходимо .для того, чтобы любой запрос, появив-. шийся в интервале от начала момента прерывания процессоров 1 до истечения максимального программно задан- 50 ного интервала времени в процессоре

1 с наименьшим приоритетом, был заблокирован и не выдавал установку триггера 12.

> 55

Введение новых элементов и связей позволяет повысить надежность системы и упростить коммутацию процессорбв 1 при ее расширении. Это обуславливается тем, что в устройстве 4 каналы 5 соединяются не последователь- 60 но, кольцевой линией, а параллельно с линией б занятия магистрали, причем отключение питания в одном из каналов 5 не влияет на состояние этой линии. 65

Для оценки надежности изоГ>ретения предположим, что интенсивность .отключения питания в -ом канале для всех каналов, как в известном устройстве, так и в предлагаемом одинакова и подчиняется экспоненциальному распределению. Тогда для последовательного соединения каналов время Т наработки на отказ равно где ll — количество каналов.

Параллельное соединение каналов с точки зрения надежности можно рассматривать как случай резервирования одного канала и -1 резервными.

Тогда в соответстйии с известной формулой время Т наработки на отХ каз изобретения равно

«1

Т=. Я %-;

Выигрыш в надежности К равен

Так, например, для и -5 и A„ =

=0,01 - К-11,4, т. е. надежность уве.) личивается примерно в 11,4 раза.

Так как величины временных ин— тервалов, определяющие приоритет процессоров 1 устанавливаются программно, то эти интервалы и приоритеты процессоров 1 могут быть изменены, например, рдним из процессоров 1, выполняющим управляющие функции в системе посредством передачи информации об изменении приоритета по общей магистрали 3. Этот фактор позволяет обеспечить возможность оперативного изменения приоритета процесcîðoâ 1 без их переком- мутации и независимость их текущего приоритета от места подключения к линии занятия магистрали 6.

Многоканальное устройство приоритета, содержащее в каждом канале триггер, два элемента И и элемент

НЕ, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности и расширения .функциональных возможностей за счет оперативного изменения дисциплины обслуживания, оно содержит в каждом канале дополнительный триггер, третий элемент И, элемент ИЛИ, элемент задержки и формирователь импульсов, причем первый вход первого триггера канала соединен с соответствующим входом первой группы управляющих входов устройства, второй вход первого триггера канала

798839

ТР

7 соединен с соответствующим. входом второй группы управляющих входов уст ройства, выход первого триггера кана,ла соединен с первым входом первого элемента И канала и с входом формирователя импульсов канала,. выход формирователя импульсов канала соединен с первыми входами элемента ИЛИ канала и второго элемента И канала, выход формирователя импульсов канала через элемент задержки канала соединен с первым входом третьего элемента И канала, а через элемент HE канала — с вторым входом первого элемента И канала, выход второго триггера канала соединен с вторйм входом второго элемента И канала и с соответствующим выходом первой группы выходов прерывания устройства, выход второго элемента И канала соединен с соответствующим выходом второй группы выходов прерывания устройства, каждый запросный вход устройства соединен с вторым входом третьего . элемента И и первым, вторым входом второго триггера соответствующего канала, выход первого элемента И ка- нала соединен с вторым-входом, элемента

ИЛИ канала, выход элемента ИЛИ канала соединен с третьим входом второго триггера канала, выходы формирователей импульсов каналов объединены между собой, а выход третьего элемента И канала соединен с третьим входом первого триггера канала.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

М 317064, кл. g 06 F 9/18, 1969.

2. Патент США Р 3629854, кл. 340172.5, 1968 (прототип).

-Составитель Ф. Шагиахметов

Редактор Л. Кеви Техред М.Голинха Корректор С.Щомак

Заказ 10 56/67 Тираж 756 Подписное

ВНИИПИ Государственного комитета СССР по Делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная,4