Матричный накопитель

Матричный накопитель

Иллюстрации

Показать все

Реферат

 

° Ф

ОП Ис п ? 99 О () ?

Союз Советских

Социалистических

Республик

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6! ) Дополнительное к авт. свид-ву (22) Заявлено 26.02.79 (2! ) 2730072/18-24 с присоединением заявки № (23).П риоритет— (51)М. Кл.

6 11 С !7/00

Гпвударстввнный квмнтет

СССР по двлам изобретений н вткрытнй (53) Vgl, K б81.327. .6 (088.8) Опубликовано 23 0181. Бюллетень № 3

Дата опубликования описания 23 р! 81 (72) Авторы изобретения

В. П. Деркач, А. М. Заброда и В. Ы. Корсунский (7!) Заявитель

Ордена Ленина институт кибернетики АН Украинской CCP (54) МАТРИЧНЫЙ НАКОПИТЕЛЬ

Наиболее близким техническим решением к предлагаемому является матричный накопитель, содержащий числовые и разрядные шины, элементы связи, элементы согласования, выполненные на резисторах, ключи, выполненные на тиристорах при этом змиттер каждого транзистора соединен с соответствующей разрядной шиной, коллектор — с выходной шиной, а база — с одним иэ выводов соответствующих резисторов, другие

Цель изобретения - повышение быстродействия накопителя.

Изобретение относится к вычислительной технике и может быть использовано при построении постоянных запоминающих устройств преимущественно на базе больших интегральных цолупроводниковых микросхем.

Известны накопители постоянных запоминающих устройств, собранные на биполярных транзисторах, в которых запись информации производится путем подачи соответствующих электрических напряжений на внешние выводы (1).

Однако накопители,где запоминающие элементы включены в цепи коллектора транзистора, ле дают достаточно высокой плотности информации. выводы которых подключены к входным шинам (2).

Однако такой накопитель имеет недостаточно высокое быстродействие за счет того, что при считывании сигналов высокого уровня приходится через резисторы заряжать паразитные емкости числовых, разрядных и выходных шин,величина которых примерно пропорциональна N где N - информационная емкость, и достигает значительных величин при большом объеме нако пителя. Кроме того, после считывания сигналов высокого уровня паразитные емкости разрядных шин 2 остаются заряженными, и разрядиться они могут только во время последующих актов опроса накопителя, что значительно увеличивает время выборки при неблагоприятных последовательностях опроса.

Поставленная цель достигается тем, что в известный накопитель введены две группы дополнительных диодов, дополнительные резисторы и дополнительные входные шины, причем первая и

79900

Матричный накопитель, содержащий числовые и разрядные шины, элементы связи, элементы согласования, выполненные на резисторах, ключи, выполненные на транзисторах, при этом эмит-. тер каждого транзистора соединен с соответствующей разрядной шинои, коллектор- с выходной шиной, а база- с одними из выводов соответст- . вующих резисторов, другие выводы которых подключены к входным шинам, о т л и ч а юшийся тем, что, с целью повышения быстродействия накопителя, в него введены две группы дополнительных диодов, дополнительные резисторы и дополнительные входные шины, причем первая и вторая дополнительные входные шины через дополнительные диоды соответствующей группы подключены соответственно к разрядным и числовым шинам, а третья дополнительная входная шина через дополнительные резисторы соединена с выходными шинами и со второй, дополнительной входной шиной

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 506060, кл. G 11 С 11/34, 18.07 73, 2. Авторское свидетельство СССР по заявке №2697090, кл. G 1! С 17/00, 18.12.78 (прототип) . вторая дополнительные входные шины через дополнительные диоды соответствующей группы подключены соответственно к разрядным и числовым шинам, а третья дополнительная входная шина через дополнительные резисторы соединена

S с выходными шинами и со второй дополнительной,входной шиной.

На чертеже представлена принципиальная схема матричного накопителя.

Он содержит числовые шины 1 и разрядные шины 2, соединенные между собой элементами

3 связи.

К разрядным шинам подключены эмиттеры

4 транзисторов, коллекторы которых соединены с выходными шинами 5, а базы-с резисторами

6. Другие выводы резисторов 6 подключены ко входным шинам 7.Третья дополнительная входная шина 8 через резисторы 9 соединена с выходными шинами S,a через резистор 10- с второй дополнительной входной шиной 11, которая с помо20 щью диодов 1 2 соединена с числовыми шинами

1. Разрядные шины 2 с помощью диодов 13 соединены с дополнительной шиной 14.

Матричный накопитель работает следующим образом.

В режиме записи шину 14 подключают к источнику потенциала записи либо отключают от внешних цепей. Шина 8 при записи находится под произвольным потенциалом. Выбранную шину 1 подключают к нулевому потенциалу, а остальные - к источнику потенциала записи ли30 бо отключают от внешних цепей. На выбранную шину 7 подают потенциал записи, а на остальные- нулевой потенциал. В зависимости от записываемой информации выходные шины 5 либо подключают к источнику тока записи, либо на них подают нулевой потенциал. В первом случае ток записи через выбранный транзистор 4, находящийся в режиме насыщения, попадает: на соответствующую разрядную шину и через запоминающий элемент стекает затем на выбранную числовую . шину, производя запись. Во втором случае ток резисторов 6 через коллекторный переход выбранного транзистора 4 стекает на выходную шину, через запоминающий элемент ток не протекает и запись не происходит. 45

Ф

В режиме считывания шина 8 постоянно находится под потенциалом высокого уровня. Ес. ли обращение к накопителю не производится, все шины l,отключают от внешних цепей, и они через резистор 10 и диоды 12 заряжаются от потенциала высокого уровня. На шину 14 подают нулевой потенциал, и все шины 2 разряжаются до потенциала низкого уровня. На все шины 7 подают нулевой потенциал, транзисторы

4 находятся в режиме отсечки и ace выходные

5S шины 5 заряжаются до потенциала высокого уровня. При обращении к накопителю на выбранную шину 1 подают нулевой потенциал, а

7 4 на выбранную шину 7 и шину 14 потенциал высокого уровня. Транзисторы 4, подключенные к выбранной шине 7, переходят в режиме насыщения, и ток с выходных шин через транзисторы . поступает на соответствующие разрядные шины, Если запоминающий элемент, находящийся на пересечении выбранных числовой и разрядной шин,проводит ток, то ток с разрядной шины стекает по нему на числовую шину, так что на разрядной и выходной шинах устанавливается потенциал низкого уровня. Ь противном случае разряд" ная и выходная шины через резисторы 6 и 9 заряжаются до потенциала высокого уровня.

В предлагаемом накопителе по сравнению с известным достигается значительный выигрыш по быстродействию. В известном накопителе время выборки определяется постоянной времени заряда параэитной емкости выходных и разрядных шин (а если невыбранные числовые шины отключаются от внешних цепей, то еще и паразитной емкости всех числовых шин) через резисторы, которые имеют сопротивление 2+10кОм.

В данном накопителе время выборки определяется постоянной времени разряда емкости выходной и разрядной шины через суммарное сопротивление диода, запоминающего элемента и числовой шины, которое обычно в 4-,10 раэ меньше сопротивления резисторов, и рассчитывают на такой же выигрыш во времени выборки., Кроме того, в предлагаемом накопителе время е выборки практически не зависит от содержания информации, считываемой в предшествующих циклах.

Формула изобретения

799007

Составитель Л. Амусьева

Техрсд Т. Маточка Корректор С.Шекмар

Редактор Н.Рогулич

Филиал ППП "Патент", г,ужгород, ул,Проектная,4

Заказ l0079/76 Тираж 656 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж.35, Раушская наб., д.4/5