Аналоговое запоминающее устройство

Аналоговое запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Сотов Соеетсвмв

Соцмаюктмчеккик

9 есе убюес

ИЗОБРЕТЕИИЯ

<и>799013 (&1) Доттолммтелъмое и авт, свмд-ву— (22)Заввлемо 26.03.7Ч (21) 2739828/18-24 с ттрмсоадммеимем заявки Ж (51)М. Кл 3

G 11 С 27/00

Гвеуявретвеввмй квивтет

СССР яв емвм язвбретеняй в еткрытвб (23) Ориормтет—

Олубликовамо 230181 бюллетень 89 3

Дата опубликования описания 23 . 01. 81 (53) УДК 681.327. .66 (088. 8) (72) Автор изобретений

9. Д. Емельянов

Новосибирский электротехнический институт (71) Заявитель (541 АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к аналоговой вычислительной технике и может быть использовано в устройствах автоматики, измерительной и вычислительной техники.

Известен аналоговый элемент памя, ти замкнутой структуры, содержащий запоминающий элемент с неразрушающим считыванием информации, схему сравнения, усилитель ошибки, устройство считывания информации и нелинейной функциональный преобразователь, причем выход устройства считывания подключен к первому вычитактяему входу схемы сравнения, суммирующий вход ко- % торой подключен к выходу источника записываемой аналоговой величины, а выход подключен ко входу усилителя ошибки, выход которого подключен ко входу устройства считывания, а вход 20 нелинейного функционального преобразователя подключен к выходу усилителя ошибки, а выход - ко второму вычитаюшему входу схемы сравнения (1).

Однако устройство памяти имеет ограниченные функциональные возможности.

Наиболее близким к предлагаемому является аналоговое запоминающее устройство, со«держащее накопитель, вхо- 30 ды которого подключены к выходам блока выборки адресов, блок поочередной выдачи кодов адресов, первые входы которого соединены с информационными шинами устройства, второй вход блока поочередной выдачи кодов адресов подключен к шине управления и к одному из входов генератора тактовых импульсов, первый выход которого соединен с третьим входом блока поочередной выдачи кодов адресов и одним из входов блока выборки адресов, другие входы которого соединены с выходами блока поочередной выдачи кодов адресов, четыре элемента стробнрования, причем один из входов первого элемента стробирования соединен со вторым выходом генератора тактовых импульсов, суммирующий усилитель, выход которого соединен с выходом устройства, нуль-орган, шесть ключей, четыре разрядных ключа, четыре интегрирующих усилителя, три переключателя режимов, при этом один из входов второго и третьего элементов стробирования соединены с выходом накопителя и через первый переключатель режимов с одними из входов первого и четвертого элементов стробнрования, другие входь элементов стробирования соединены с

79901 3 третьими выходами генератора тактовых импульсов, выхоцы элементов стробированкя соединены с одними из входов интегрирующих усилителей, другие входы которых подключены к четвертым выходам генератора тактовых импульсов, выход первЬго интегрирующего усилителе через второй переключатель соединен со входами суммирующего усили- тели к выходом второго интегрирующего усилителя, выход третьего интегрирую- 1О щего усилителя соединен через нульорган со вторым входом генератора тактовых импульсов, выход четвертого интегркрукщего усилителя через третий переключатель соецинен с одним из входов первого ключа, выход которого соединен с третьим входом третьего интегрирующего усилителя и выходом второго ключа, вход второго ключа соединен со входом третьего к четвертого ключей и шиной напряжения пер- Щ ваго операнда, входы пятого к шестого ключей соецинены с шиной напряжения второго операнда, выхоцы третьего к шестого ключей, соответственно подсоединены к выходам перэого и ру четвертого элементов стробироэания, выходы четвертого и пятого ключей саецинены са эходамк первого и четвертого элементов стробкрованкя, упрааляющие входы ключей соединены с пятыми выхадамк генератора тактовых импульсоэ (2) .

Недостаток устройства - низкое быстрацействие прк выполнении множительно-целительных операций .

Цель изобретения - повышение быстроцействия устройства прк выполнении множителько-делительных операций .

Поставленная цель достигается тем, что в устройство, содержащее накопитель, входы которого подключены к вы- 4О ходам блока выборки адресов, блок записи, блок поочередной выдачи кодов адресов, первые входы которого соединены с информационными шинами устрой- ства, второй вход блока поочередиой 43 выдачи кодов адресов подключен к шике управления к к одному из входов генератора тактовых импульсов, первый выход ко араго соединен с третьим входом блока поочередной выдачи ко- gp ,цав адресов и одним из входов блока выборки адресов, другие входы которого соединены с выходами блока поочередной выдачи кодов адресов, четыре элемента стробиравания, причем один кз вхоцоэ первого элемента стро- биравания соединен со вторым выходом генератора тактовых импульсов, суммирующий усилитель, выход которого соединен с выходом устройства, нульорган, шесть ключей, четыре разряц- бО ных ключа, четыре интегрирующих усилителя, три переключателя режимов, при этом один кз входов второго и третьего элементов стробирования соединены с выходом накопителя к через б5 первый переключатель режимов с одними из входов первого и четвертого элементов стробирования, другие входы элементов стробирования соединены с третьими выходами генератора тактовых импульсов, выходы элементов стробирования соединены с оцнкми кз входов интегрирующих усилителей, другие входы которых поцключены к четвертым выходам генератора тактовых импульсов; выход первого интегрирующего усилителя через второй переключатель режимов соединен со входами суммирующего усилителя и выходом второго интегрирующего усилителя, выход третьего интегрирующего усилителя соединен через нуль-орган со вторым входом генератора тактовых импульсов, выход четвертого интегрирующего усилителя через третий переключатель режимов соединен с одним из входов первого ключа, выход которого соединен с третьим входом третьего интегрирующего усилителя и выходом второго ключа, эхоц второго ключа соединен со входом третьего и четвертого ключей и шиной напряжения первого операнда, входы пятого и шестого ключей соединены с шиной напряжения второго операнда, выходы третьего и шестого ключей, соответственно, поцсоединены к выходам первого и четвертого элементов стробироэания, выходы четвертого и пятого ключей соединены со входами первого и четвертого элементов стробирования, управляющие входы ключей соединены с пятыми выходами генератора тактовых импульсов, введены фиксатор уровня и седьмой ключ, причем первый вход фиксатора уровня соединен с выходом устройства, выход фиксатора уровня соединен с первым входом блока записи, второй вход которого соединен с вмходом устройства, при этом первый вход которого соединен с выходом устройства, при этом первый вхоц седьмого ключа является аналоговым входом устройства, а выход его подключен к первому вхоцу блока записи и входу четвертого интегрирующего усилителя, управляющие же входы фиксатора уровня, блока записи и седьмого ключа соединены с шестыми выходамк генератора тактовых импульсов, соответственно.

На фиг . 1 - изображена схема устройства; на фиг. 2 и 3 - аременнме диаграммы, поясняющие работу устройства в режимах умножения одного записываемого числа на цругое с последующей записью произведения и деления одного записываемого числа на другое с записью частного, соответственно .

Устройство содержит накопитель 1 (Н), блок 2 (BBA) зыборки адресов, блок 3 (БПВА) поочередной выдачи кодов адресов, блок 4 (УЗ) записи, фик799013 сатор 5 (Ф) уровня, шину .6 управле-. ния, интегрирующие усилители 7, 8, 9 и 10 (ИУ), нуль-орган 11 (НО), суммирующий усилитель 12 (AC), шины 13, 14 напряжений первого и второго операндов, разрядные ключи 15-18 (РК) входящие в интегрирующие усилители, элементы 19-22 (CC) стробирования, ключи 23-29 (K), генератор 30 (ГТИ) тактовых импульсов, переключатели 31

32 и 33 (П) режимов, контакты 34-38 переключателей 31, 32 и 33.

Устройство работает следующим образом.

Режим записи одного числа задает- ся положением переключателей 31, 32 и 33 и сигналом операции на шину 6 управления генератора 30 тактовых импульсов. Принцип записи соответствует известному принципу записи в элементы памяти с замкнутой структурой . В этом режиме работы постоянно замкнут ключ

29, и на выход блока 4 записи поступает записываемое число . Процесс считывания записываемого в накопитель

1 числа аналогичен известному, за исключением коммутации разрядными ключами 17, 18 запоминающих конденсаторов интегрирующих усилителей 9, 10 по заднему фронту импульса записи с целью подготовки выходного устройства к следующему такту считывания. Сравнение входной и выходной величин в блоке 4 записи и запись разности в накопитель 1 происходят по сигналам управления, выдаваевми генератором 30 тактовых импульсов.

В режиме умножения одного записываемого числа на другое на шину б управления поступает сигнал задания операции . Генератор 30 тактовых импульсов, запускаясь по этому сигналу, обеспечивает совместно с переключателями 31, 32 и 33 в первый такт работы устройства одновременно считывание информации из накопителя 1 по второму адресу, вследствие чего на запоминающем койденсаторе интегрирующего усилителя 8 появляется напряжение U „ пропорциональное по величине хранившемуся по второму адресу чкслу, и коммутацию ключом 29 входного напряжения 0 на вход интегрирующего усилителя 7. Режим коммутации элемента

19 стробирования в режиме умножения одного записываемого числа на другое аналогичен режиму коммутации прк считывании числа . Во втором такте в выходном устройстве осуществляется умножение одной аналоговой величины

U на величину 0,и иа выходе ycTpONства появляется йапряжение, пропор4 циональное 0 .02. Режим работы выхОДного устройства в этом такте аналогичен известному. Начиная со второго такта работы и до окончания процес" са записи произведения двух чисел ключ 29 находится в разомкнутом состоянии. Сигнал окончания такта умножения поступает с нуль-органа 11 на второй вход генератора 30 тактовых импульсов и он формирует сигнал, пос) тупающий на управляющий вход фиксатора 5 уровня который запоминает и

) хранит напряжение, пропорциональное полученному произведению 0 02. По окончании процесса запоминания происходит сброс напряжения с запоминающих конденсаторов интегрирующих усилителей 7-10 с помощью разрядных ключей 15-18 и напряжение на выходе устройства становится равным нулю.

В слЕдукщем такте работы по сиг калу) поступающему на управляющий вход блока 4 записи,,в блоке 4 записи происходит сравнение подаваемой на его первый вход величины U 02 и величины напряжения U на выходе устройства

sex в этот момент времени. В результате

20 сравнения блок 4 записи формирует сигнал записи по первому адресу, пропорциональный 0 U2-Us „,где Uz> 0. B следующем такте работы происходит считывание по nepsoMy адресу, в ре".

2$ зультате которого на выходе устройства появляется напряжение U„.0 -d,;.U> где д„U - погрешность, воз ник ающая при записи в элемент памяти по первому адресу в первом такте записи. Периодический режим считывания по первому адресу обеспечивается генератором 30 тактовых импульсов и переклю чателями 31, 32 и 33 .Следующий такт

Р аботы устройства — сравнение выходкой величины 0 U -d U с величиной

U U, хранимой в фиксаторе 5. Сравнеwe производится в блоке 4 аписи р

4 2> п и поступлении на его управляющий вход сигнала с генератора 30 тактовых имПульсов и при наличии на его первом

46 входе напряжения 0„ Ug с выхода фиксатора 5 уровня, и напряжения Ц„ 0-д„, -дU считанного по первому адресу . B реэу э льтате сравнения блок 4 записи формкрует сигнал записи, пропорционал аль4э йый б .U . После второго такта записи ,в элементе памяти накопителя 1 по первому адресу накапливается информа ция 0 0 -о U,ãäå д2 0 - погрешность, возникающая при записи в элемент

ЦиЯ 2-д, памяти по первому адресу во втором такте записи . В дальнейшем режим работы периодичеи, т .е . происходит счнтыван ие. по первому адресу, сравнение счиа.таиной величины с хранимой на фикс торе 5 уровня, запись по первому адресу и т .д . При этом, начиная со второго такта записи, сброс напряжения с запоминающих конденсаторов интегриРукщих усилителей 9, 10 разрядными ключами 17, 18 с целью .подготовки вы4к) ходного устройства к очередному такту считывания, производится по заданКомУ фронту импульса записи . Режим записи произведения записываемых чисел продолжается до тех пор, пока

Я @ 0 в t-том такте записи не достиг799013 произведения 0„U с определенной погрешностью. В данном случае для записи произведения записываемых чисел необходимо и+2 тактов работы устройства . Сравнение требуемого количестt0 ва тактов работы устройства с иэвестным устройством, в котором требуется 2и | 3 тактов, свидетельствует о том, что предлагаемое устрбйство обладает повышенным быстродействием.

В режиме деления одного записываемого числа на другое, находящееся в накопителе, на шину б управления поступает сигнал задания операции . Генератор 30 тактовых импульсов, запускаясь по этому сигналу, обеспечивает совместно с переключателями

31, 32 и 33 н первый такт работы уст-

25 ройства считывания информации иэ накопителя 1 по второму адресу, вследствие чего на запоминающем конденсаторе интегрирующего усилителя 8 появляется напряжение U>,ïðîïîðöèîналъное по величине хранившемуся по второму адресу числу, и одновременно коммутацию ключом 29 на вход инуег рирующего усилителя 7 напряжения 0 .

Режим коммутации элемента 19 стробирования в режиме деления одного записываемого числа на другое аналогичен известному режиму коммутации при считывании числа. Начиная со второго такта работы и до окончания процесса записи результата деления, ключ 29 находится в разомкнутом сос- 40 тоянии. Во втором такте работы в выходном устройстве осуществляется деление одной аналоговой величины U на вторую 01 И на вЫХОде уСтройства

45 ное 02j01 . Режим работы выходного устройства в этбм также аналогичен из-. вестному. Сигнал окончания такта деления поступает с нуль-органа 11 на второй вход генератора 30 тактовых щ импульсов, и он формирует сигнал, поступающий на управляющий вход фиксатора 5 уровня, который запоминает и хранит напряжение, пропорциональное полученному частному 0 3, По

2 окончании процесса запоминанйя происходит сброс напряжения с запоминающих конденсаторов интегрирующих усилителей 7-10 с помощью разрядных ключей 15-18 и напряжение на выходе устройства равно нулю. В следующем так- 60 те работы по сигналу, поступающему на управляющий вход блока 4 записи, происходит сравнение подаваемой на его первый вход величинa U j0< и не2 1 личины напряжения Оъц - нв|кода уст- 65 нет наперед заданной неличины погрешности записи.

B предлагаемом устройстве для получения в накопителе 1 произведения одного записываемого числа на другое, находящееся н накопителе, необходимы такт считывания второго числа 0, 5 такт умножения U1 UZ и тактов записи ройстна. В результате сравнения блок

4 записи Формирует сигнал записи, пропорциональный 0 /01 - >><, где 0 |,|||=0 .

В следующем такте работы происходит считывание по первому адресу, н результате которого на выходе устрой— стна гоявляется напряжение 0 /U --d 0

1 где б U ïîãðåøíîñòü, ноз ник аю|",ая при записи в элемент памяти по первому адресу н первом такте записи . Периодический режим считывания по первому адресу обеспечивается генератором 30 тактовых импульсов и переключателями

31, 32 и 33. Следующий такт работы устройства — сравнение выходной величины | /01 -Д 0 с величиной /01, хранимой н Фйксаторе 5 уровня. В результате сравнения блок 4 записи вырабатывает сигнал записи, пропорциональный d U . После нторого такта записи н элементе памяти накопителя 1 по первому адресу накапливается информация UQU„ -d U,гдеtf U погрешность, возникающая при запйси в элемент памяти по первому адресу но втором такте записи . В дальнейшем режим работы периодичен, т.е. происходит считывание по первому адресу, сравнение считанной величины с хранимой на фиксаторе 5 уровня, запись по первому адресу и т .д . При этом, начиная со второго такта записи, сброс напряжения с запоминающих конденсаторов интегрирующих усилителей 9, 10 разрядными ключами 17, 18 с целью подготовки выходного устройства к очередному такту считывания производится по заднему фронту импульса записи.

В известном методе для записи частного от деления одного записываемого числа на другое необходимо 2 h +3 такта работы устройства. В предлагаеMqM устройстве для получения в накопителе частного от деления одного записываемого числа на другое, хранимое в накопителе, необходимо n+2 тактов работы . Сравнение количества тактов работы устройства, необходи- мых для выполнения операции деления одного записываемого числа на нторое, хранимое в накопителе, позволяет сделать заключение о том, что предлагаемое устройство обладает повышенным быстродействием.

Таким образом, н предлагаеьюм устройстве при осуществлении множительно-делительных операций над записываемыми числами достигается повьйаение быстродействия .

Формула изобретения

Аналоговое запоминающее устройст— во, содержащее накопитель, нходы которого подключены к выходам блока выборки адресов, блок записи, блок поочередной выдачи кодов адресов, 799013

10 первые входы которого соединены с информационными шинами устройства, второй вход блока поочередной выдачи кодов адресов подключен к шине управления и к одному из входов генератора тактовых импульсов, первый выход которого соединен с третьим входом блока поочередной выдачи кодов адресов и одним из выходов блока выборки адресов, другие входы которого соединены с выходами блока поочередной выдачи кодов адресов, че- 10 тыре элемента стробирования, причем один из входов первого элемента стробирования соединен со вторым выходом генератора тактовых импульсов, суммирующий усилитель, выход которого соединен с выходом устройства, нульорган, шесть ключей, четыре разрядных ключа, четыре интегрирующих усилителя, три переключателя режимов, при этом одни из входов второго и третье- эО го элементов стробирования соединены с выходом накопителя и через первый переключатель режимов с одними из входов первого и четвертого элементов стробнрования, другие входы элементов стробирования соединены с третьими выходами генератора тактовых импульсов, выходы элементов стробкроваиия соединены с одними иэ входов интегрирующих усилителей, другие входы которых подключены к четвертым ® выходам генератора тактовых импульсов, выход первого интегрирующего усилителя через второй переключатель режимов соединен со входами суммирующего усилителя и выходом второго ии- ЗЗ тегрирующего усилителя, выход третьего интегрирующего усилителя соединен через нуль-орган со вторым входом генератора тактовых импульсов, выход четвертого интегрирующего уси- 4g лителя через третий переключатель режимов соединен с одним из входов первого ключа, выход которого соединен с третьим входом третьего интегрирующего усилителя и выходом второго ключа, вход второго ключа соединен со входом третьего и четвертого ключей и шиной напряжения первого опе» ранда,входы пятого и шестого ключей соединены с шиной напряжения второго операнда, выходы третьего и шестого ключей, соотв ет ст вен но, подсоеди не ны к выходам первого и четвертого элеме нтов стробирова ния, выходы четв ертого и пятого ключей соединены со входами первого и четвертого элементов стробирования, управляющие входы ключей соединены с пятыми выходами генератора тактовых импульсов, о т- . личающееся тем, что, с целью повышения быстродействия устройства при выполнении множительноделительных операций, в него введены

Фиксатор уровня и седьмой ключ, причем первый вход фиксатора уровня соединен с выходом устройства. выход фиксатора уровня соединен с первым входом блока записи, второй вход которого соединен с выходом устройства, при этом первый вход седьмого ключа является аналоговым входом устройства, а выход его подключен к первому входу блока записи и входу четвертого интегрирующего усилителя, управляющие же входы фиксатора уровня, блока записи и седьмого ключа соединены с шестыми, выходами генератора тактовых импульсов, соответственно.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР по заявке М 2576368/18-24, кл. 8 11 С 27/00 1978.

2. Авторское свидетельство СССР по заявке Ф 2485267/18-24 (062722), кл. 6 11 С 27/00, 1977 (прототип).

7ВЭ013

ЯЬ.2

Составитель О. Орлов

Редактор В . Еремеева Техред Т.Маточка КОрректор H . Муска

Заказ 10080 7 е. Тира® 656 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретеиий и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r . .Уагород, ул. Проектная,