Устройство для контроля блоковполупроводниковой памяти

Устройство для контроля блоковполупроводниковой памяти

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОИЖ©МУ CI ИИЛЬСТВУ (61) Дополнительное Ic ввт. сеид-ву—

Союз Советских

Социалистических

Реслублим в|1799021 м з (22) Заявлено 18.04. 79 (2I) 2754207/18-24 с лрисоелинением заявки И9—

Я 11 С 29/00

Государственный комнтет

СССР но делан нзобретеннй н открытнй (23) ПриоритетОпубликовано 230181. Гноллетень Йх 3

Дата опубликования олисания 2 3. 01. 81 ($3) УДК 681. 327 (088.8) (22) Авторы изобретения

A.A Гаврилов и В. А. Гаврилов

Институт электроники и вычислительной техники

AH Латвийской ССР (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ПОЛУПРОВОДНИКОВОЙ HANHTH

Изобретение .относится к запоминающим устройствам.

Известно устройство для контроля блоков полупроводниковой памяти, которое содержит генератор тактовых импульсов, генератор тестовой последовательности, блок формирования временной диаграммы и компаратор, подключенные к блоку управления (1) .

Недостатком этого устройства является невысокая скорость работы .

Наиболее близким по технической сущности к предлагаемому изобретению является устройство для контроля полупроводниковой памяти, содержащее генератор тактовых импульсов, генератор тестовой последовательности, блок управления, блок формирования временной диаграммы, блок согласования уровней, компаратор, преобразователь кодов, адресный мультиплексор, счетчик, первый и второй накопители . Выход генератора гактовых импульсов подключен ко входу генератора тестовой последовательности и входу блока формирования временной диаграммы, выходы которого соединены с первыми входами блока согласования уровней . Управляющие входы генератора тактовых импульсов, генератора тесговой последовательности и блока формирования временной диаграмм подключены к одним иэ выходов блока управления, один иэ входов которого соединены с выходами генератора тактовых импульсов и генератора тестовой последовательности и выходом компаратора, вход которого подключен ко входу устройства. Выходы генератора

1О .тестовой последовательности подключены соответственно ко входу преобразователя кодов и первому входу адресного мультиплексора, второй вход которого подключен к выходу счетчика . !

5 Выходы преобразователя кодов соединены со вторыми входами блока согласования уровней и управляющими входами компаратора и второго накопителя .

Выходы адресного мультиплексора под20 ключены к адресным входам накопителей и к третьим входам блока согласования уровней, выходы которого соединены с выходами устройства. Выход компаратора подключен к одному из входов пер25 вого накопителя, выход которого соединен с одним из входов блока управления. Управляющие входы преобразователя кодов, адресного мультиплексора, счетчика н накопителей подключены к

30 другим выходам блока управления E2) 799021

f0

И

Недостатком этого устройства является невозможность параллельной диагностики нескольких ми.,росхем памяти, что снижает быстродействие устройства.

Цель изобретения — повышение быстродействия устройства за счет обеспечения воэможности параллельной диагностики (локализации неисправностей) нескольких микросхем памяти.

Поставленная цель достигается тем, что в устройство для контроля блоков полупроводниковой памяти, содержащее генератор тактовых импульсов, генератор тестовых импульсов, блок управления, формирователь временной диаграммы, блок сопряжения, компаратор, преобразователь кодов, первый мультиплексор, счетчик, первый и второй накопители, причем выход генератора тактовых импульсов подключен ко входу генератора тестовых импульсов и входу формирователя временной диаграммы, выходы которого соединены с первым входом блока сопряжения, управляющие входы генератора тактовых импульсов, генератора тестовых импульсов, накопителей, счетчика, преобразователя кодов, первого мультиплексора и формирователя временной диаграммы подключены к одним из выходов блока управления, одни из входов которого соединены с выходами генератора тактовых импульсов и генератора тестовых импульсов, выходы генератора тестовых импульсов подключены соответственно ко входу преобразователя кодов и первому входу первого мультиплексора, второй вход которого подключен к выходу счетчика, выходы преобразователя кодов соединены со вторым входом блока сопряжения, управляющим входом компаратора и первым управляющим входом второго накопителя, выходы первого мультиплексора подключены к адресным входам накопителей и третьему входу блока сопряжения, выходы которого соединены с выходами устройства, вход которого подключен ко входу компаратора, введены регистры, элементы ИЛИ, второй мультиплексор и сумматор, причем входы первого и второго регистров подключены к выходу компаратора, выход первого регистра соединен со входами первого элемента ИЛИ, вторым управляющим входом второго накопителя и первым входом второго мультиплексора, выход второго регистра соединен со входами второго элемента ИЛИ и первым входом сумматора, второй вход которого соединен с выходом третьего регистра, выход сумматора подключен ко входам третьего элемента ИЛИ и второму входу второго мультиплексора, выход которого соединен с управляющим входом первого накопителя, выход которого подключен ко входу третьего регистра, выходы элементов ИЛИ подключены к другим входам блока управления, другие выходы которого соединены с управляющими входами второго регистра и второго мультиплексора.

На чертеже изображена структурная схема устройства.

Устройство содержит генератор 1 тактовых импульсов, генератор 2 тестовых импульсов, блок 3 управления, формирователь 4 временной диаграмм блок 5 сопряжения, компаратор 6, к выходам блока 5, являющимися выходами устройства, и ко входу компаратора 6, являющемуся входом устройства, подключаются контролируемые блоки памяти, например микросхемы 7 памяти .

Устройство также содержит преобразователь 8 кодов, первый мультиплексор

9, счетчик 10, первый накопитель 11, второй накопитель 12, имеющий первый управляющий вход 13, первый регистр

14, второй регистр 15, первый элемент ИЛИ 16, второй элемент ИЛИ 17, второй мультиплексор 18, третий регистр 19, с„мматор 20 и третий элемент ИЛИ 21.

Управляющие входы генераторов 1 и

2, накопителей 11 и 12, счетчика 10, преобразователя 8, мультиплексора 9 и формирователя 4 подключены к одним из выходов блока 3, одни из входов которого соединены с выходами генераторов 1 и 2. Входы первого регистра 14 и второго регистра 15 соединены с выходами компаратора 6 . Выход регистра 14 соединен со входами элемента ИЛИ 16, вторым управляющим входом второго накопителя 12 и первым входом второго мультиплексора 18. Выход регистра 15 соединен со входами элемента ИЛИ 17 и первым входом сумматора 20, второй вход которого соединен с выходом третьего регистра 19 .

Выход сумматора 20 соединен со входами элемента ИЛИ 21 и вторым входом второго мультиплексора 18, выход которого подключен к управляющему входу первого накопителя 11 . Входы регистра 19 подключены к выходу накопителя 11 . Выходы элементов ИЛИ 16, 17 и 21 подключены к другим входам блока управления 3, другие выходы которого соединены с управляющими входами регистра 15 и мультиплексора 18.

Регистр 14 предназначен для запоминания вектора несоответствия, формируемого компаратором 6 . Регистр 15 предназначен для накопления единиц векторов несоответствий с целью получения информации о номерах неисправных микросхем памяти. После проверяющего этапа он содержит информацию, достаточную для разбраковки микросхем по принципу "годен — брак".

Каждый разряд регистров 14, 15 и 19 соответствует испытываемой микросхеме. Мультиплексор 18 передает на уи равляющие входы накопителя 11 сигна799021 лы либо с регистра 14 (при проведении проверяющего этапа), либо с выходов сумматора 20 (при проведении диагностического этапа).

Регистр 19 предназначен для запоминания состояния выходов накопителя

11 в режиме его опроса. Сумматор 20 производит поразрядное суммирование по модулю два векторов; поступающих на его входы, тем саьым осуществляя маскирование тех разрядов регистра 1©

19, которым соответствуют микросхеьы, проверяемые ячейки которых определены как неработоспособные .

Работа устройства делится иа два основных этапа: проверяющий этап и диагностический этап. 1$

Проверяющий этап начинается с установки генератора 2 в исходное состояние и мультиплексора 18 на передачу сигналов с регистра 14. В нулевое состояние устанавливаются счет- 2О чик 10, накопитель 11 и регистр 15.

Затем запускается генератор 1 и генератор 2 под действием тактовых импульсов начинает вырабатывать последовательность тестовых воздействий из ис- 2 ходной проверяющей тестовой последовательности . Каждое тестовое воздействие состоит из сигналов управления и сигналов адресации, которые соответственно через блоки 8 и 9 передаются © на входы блока 5. С выходов. блока 5 сигналы управления и адресации в соответствии с сигналами временной развертки, формируемыми блоком 4, передаются на входы блока 7.

«35

Если формируемое тестовое воздействие является операцией считывания, компаратор 6 сравнивает значение реакций на выходах блока 7 с требуемой реакцией, которая поступает на управляющие входы компаратора 6 с 46 выхода преобразователя 8. Иа выходах компаратора 6 формируется вектор несоответствий, в котором "1" указывает на несовпадение требуемой реакции с реакцией, соответствукщей испи- 4 тываемой микросхемы памяти из группы параллельно диагностируемых микросхем. Вектор несоответствий с выходов компаратора 6 передается в регистр

14 и запоминается в нем (каждый раз" ряд регистра соответствует определенной испытываемой микросхеме). Вектор несоответствий с выходов компаратора

6 передается также в регистр 15. Однако в отличие от регистра 14 регистр

15 накапливает поступающие на его вход значения векторов несоответствий, суммируя свое содержимое со значением очередного вектора несоответствий . В случае наличия хотя бы одной "1" в регистре 14 (это фиксирует элемент ЕО

ИЛИ 16) блок управления 3 запрещает работу генератора 1 и вырабатывает сигнал записи "1" по адресу, формируемому в данный момент генератором 2, в те разряды накопителя 11, которые соответствуют 1 на его управляющих входах, соединенных с выходами регист- ра 14 через мультиплексор 18. Тем самим в накопителе 11 фиксируется адрес "сбойной" ячейки путем записи "1" только в те разряды накопителя, которые соответствуют неработоспособным микросхемам памяти. Одновременно блок

3 формирует цикл восстановления состояния "сбойной" ячейки . При этом блок 8 под действием сигнала с выхода блока 3 преобразует сигналы управления, поступающие с выходов генератора 2, в сигналы записи "0" или "1", s зависимости от того, какую требуемую реакцию формирует в данный момент генератор 2. Сигналы адресации не изменяются.

После этого блок 3 управления разрешает работу генератора 1, который запускает. генератор 2. Генератор 2 начинает вырабатывать очередные тестовые воздействия из исходной тестовой последовательности . Процесс повторяется до ее окончания. При этом в регистре 15(фиксируются все неисправные микросхемы памяти (об этом говорит наличие "1" в соответствующем разряде регистра) .

"0" на выходе элемента ИЛИ 17, который суммирует значения всех разрядов регистра 15, свидетельствует об исправности всех испытываемых микросхем; в этом случае их испытание заканчивается .

"3." на выходе элемента ИЛИ 17 свидетельствует о наличии хотя бы одной неработоспособной микросхемы. В этом случае устройство переходит на диагностический этап, на котором осуществляется локализация неисправностей .

Яа этом этапе блок 3 управления переключает мультиплексор 18 на передачу сигналов с выходов сумматора 20 .

Диагностический этап начинается с установки в нулевое состояние регистра 15. После этого начинается опрос накопителя 11 путем последовательного изменения состояния счетчика 10. Под действием сигнал- с блока

3 мультиплексор 9 начинает передавать на адресные входы накопителя 11 сигналы с выхода счетчика 10 . При каждом изменении состояния счетчика 10 блок 3 формирует сигнал считывания из накопителя 11. Значение считываемой информации передается в регистр

19 . Вследствие присутствия нулей на вторых входах сумматора 20, которые соединены с выходами регистра 15, сигналы с выхода регистра 19 беэ изменения передаются через сумматор 20.на входы элемента ИЛИ 21. Если на выходе элемента ИЛИ 21 "0", то опрос продолжается. В противном случае опрос прекращается. В этом случае счетчик

10 фиксирует адрес "сбойной" ячейки памяти, а "1" в регистре 19 указывает на нерабо:оспособную микросхему.

799021

Начинается проверка работоспособности "сбойной" ячейки памяти . Блок

3 управления совместно с преобразователем 8 начинает вырабатывать последовательность из трех операций: запись "0", запись "1", считывание "1".

Мультиплексор 9 продолжает передавать на выход значение адреса с выходов счетчика 10 . Как и прежде, любое тестовое воздействие поступает на входы всех испытуемых микросхем. Во время действия операции считывания к содер- о жимому регистра 15, которое в данный момент является нулевым, прибавляется значение вектора несоответствий, поступающего с выходов компаратора б .

Сумматор 20 выполняет поразрядную 15 операцию суммирования по модулю два содержимого регистра 15 с содержимым регистра 19 . Элемент ИЛИ 21 суммирует значения сигналов, снимаемых с выходов сумматора 20 . Если на выходе 2О элемента ИЛИ 21 — "0" (все неисправности, вызвавшие сбой состояния "сбойной" ячейки локализованы), блок 3 устанавливает в нулевое состояние регистр 15 и возобновляет опрос накопителя 11. Если на выходе элемента

ИЛИ 21-"1",блок 3 управления и преоб- разователь 8 начинают вырабатывать последовательность из двух операций: запись "0", считывание "0". Во время операции считывания к содержимому регистра 15 прибавляется значение вектора несоответствий . Затем анализируется значение выхода элемента ИЛИ

21. Если на его выходе — "0", блок

3 устанавливает в нулевое состояние 35 регистр 15 и возобновляет опрос накопителя 11. В противном случае анализируемая "сбойная" ячейка памяти работоспособна и блок 3 формирует сигнал записи "0" в те разряды накопите- 4р ля 11, которые соответствуют "1" на его управляющих входах, куда через мультиплексор 18 поступают сигналы с выходов сумматора 20 .

45 ,В случае работоспособности "сбойной ячейки памяти начинается испытание на расширенную тестовую последовательность (ТП) для данной "сбойной" ячейки, адрес которой зафиксирован счетчиком 10 . Режим испытания на расширенную ТП отличается от режима испытания на исходную ТП тем, что блок 3 устанавливает генератор 2 на режим работы, при котором он формирует очередное тестовое воздействие 55 по каждому нечетному, тактовому импульсу, поступающему с генератора 1.

Испытание На расширенную ТП начинается с запуска генератора 1. Под действием первого тактового импульса гене- go ратор 2 начинает вырабатывать первое тестовое воздействие.

Мультиплексор под действием сигнала с блока 3 начинает передавать на свой выход сигналы адресации с выходов генератора 2 . Блок 4 формирует цикл временной развертки, под действием которой блок 5 передает на входы испытуемых микросхем памяти тестовое воздействие, поступающее с выходов блоков 8 и 9 . Такая работа блоков 4 и 5 происходит всегда, когда формируется очередное тестовое воздействие . Затем под действием второго тактового импульса блок 3 переключает мультиплексор 9 на передачу сигналов с выхода счетчика 10 . Одновременно под действием сигнала с выхода блока 3 преобразователь 8 кодов преобразует управляющую часть тестового воздействия, поступающую с выходов генератора 2 в новое тестовое воздействие, соответствующее операции считывания . Компаратор б сравнивает реакции испытываемых микросхем с требуемой реакцией, поступающей с выхода преобразователя кодов 8, и формирует вектор несоответствий, который передается в регистр 14. Элемент ИЛИ 1б определяет наличие хотя бы одной "1 " в регистре 14. Если на выходе элемента ИЛИ 16 "1" блок 3 запрещает работу генератора 1 и формирует импульсы записи в накопитель

12, в который записывается значение тестового воздействия и содержимое регистра 14. Затем блоки 8 и 9 под действием сигнала с блока 3 начинают передавать на свои выходы значение тестового воздействия с выходов генератора 2, которое также записывается в накопитель 12 . После этого блок 3 формирует цикл восстановления состояния "сбойной" ячейки, после чего разрешает работу генератора 1. Если

ТП, генерируемая генератором 2, не закончена, он начинает вырабатывать очередное тестовое воздействие и изложенный выше процесс испытания на расширенную ТП повторяется до ее окончания.

После окончания ТП блок 3 устанавливает в нулевое состояние регистр 15 и возобновляет опрос накопителя 11. После завершения опроса накопителя 11 в нем фиксируются неработоспособные ячейки для каждой из параллельно испытуемых микросхем памяти, а в накопителе 12 — тестовые воздействия, по которым можно идентифицировать неисправности каждой испытываемой микросхемы .

Использование предлагаемого устройства позволяет повысить эффективность диагностических испытаний микросхем полупроводниковой памяти путем обеспечения возможности параллельной диагностики нескольких микрохем, а также возможности эффективной диагностики полупроводниковой памяти со словарной организацией. Это дает возможность сократить общее время -затрачиваемое на процесс диагнос799021

10 тики (локалнзации неисправностей) полупроводниковой памяти.

Формула изобретения

Устройство для контроля блоков

5 полупроводниковой памяти, содержащее генератор тактовых импульсов, генератор тестовых импульсов, блок управления, формирователь временной диаграм- мы, блок сопряжения, компаратор, преобразователь кодов, первый мультиплексор, счетчик, первый и.второй накопители, причем выход генератора тактовых импульсов подключен ко входу генератора тестовых импульсов и входу формирователя временной диаграммы, выходы которого соединены с первым входом блока сопряжения, управляющие входы генератора тактовых импульсов, генератора тестовых импуль- N сов, накопителей, счетчика,преобразователя кодов, первого мультиплексора и формирователя временной диа- граммы подключены к одним нз выходов блока управления, одни из входов ко- g5 торого соединены с выходами генератора тактовых импульсов и генератора тестовых импульсов, выходы генератора тестовых импульсов подключены соответственно ко входу преобразователя Зо кодов и первому входу первого мультиплексора, второй вход которого подключен к выходу счетчика, выходы преобразователя кодов соединены со вто рым входом блока сопряжения, управляющим входом компаратора и первым управляющим входом второго накопителя, выходы первого мультиплексора подключены к адресным входам накопителей и третьему входу блока сопряжения, выходы которого соединены с выходами устройства, вход которого подключен ко входу компаратора, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит регистры, элементы ИЛИ, второй мультиплексор и сумматор, причем входы первого и второго регистров подключены к выходу компаратора, выход первого регистра соединен со входами первого элемента ИЛИ, вторым управляющим входом второго накопителя и первым входом второго мультиплексора, выход второго регистра соединен со входами второго элемента

ИЛИ и первым входом сумматора, второй вход которого соединен с выходом третьего регистра, выход сумматора подключен ко.входам третьего элемента

ИЛИ и второму входу второго мультиплексора, выход которого соединен с управляющим входом первого накопителя, выход которого подключен ко входу третьего регистра, выходы элементов ИЛИ подключены к другим входам блока управления, другие выходы которого соединены с управляющими входами второго регистра и второго мультиплексора .

Источники информации, принятые во внимание при экспертизе

1 .Патент QdA ВЗ&06243, кл .340-146 .1 опублик. 1974.

2. Авторское свидетельство СССР по заявке В 2633894/18-24г кл . G 11 С 29/00, 1978 (прототип) .