Устройство для цифровой корреляционнойфильтрации

Устройство для цифровой корреляционнойфильтрации

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВ ИЗЛЬСТВУ (61) Дополнительное к авт. саид-ву (22) 3+ 1>+Ho 19 ° 06. 78 (21) 2631609/18-09

Союз Советских

Социалистических

Республик

<1,799108 (5i) М. Кл.

Н 03 Н 17/00 с присоединением заявки М

ГосударственныЯ комнтет

СССР но делам нзобретеннй н откр ытнй (23) Приоритет

Спубликовано23,01.81. Бюллетень М 3 (5З) УД) (621. 394. 44 (088 ° 8) Дата опубликования описания 2 3. 01 . 81 (72) Авторы изобретения

Ф. Н . Блохин, Ю.С. Ицкович, Е.Я. Мар голи н и А.Н. Поникаров

1

1 (71) Заявитель (54) YCTPOACTBO ДЛЯ ЦИФРОВОЙ КОРРЕЛЯЦИОННОЙ

ФИЛЬТРАЦИИ Изобретение относится к цифровой обработке сигналов, в частности, к цифровой фильтрации, и может быть .всполь-"-овано, например в цифровых анализаторах спектра.

Известен цифровой корреляционный фильтр, содержащий аналого-цифровой преобразователь (АЦП), блок первичного интегрирования, состоящий из двух квантователей опорного сигнала, двух квадратурных каналов, каждый из которых состоит из последовательно соединенных умножителя и накапливающего сумматора и цифрового сумматора, перемножитель, запоминающий блок, блок вторичного интегрирования в виде выходного накапливающего сумматора, реверсивный счетчик и синхронизатор 11).

Однако известный цифровой фильтр не предназначен для многоканальной обработки нескольких сигналов. В случае же использования известного фильтра для многоканальной обработки нескольких независимых сигналов, его необходимо существенно усложнять путем использования большого числа накапливающих сумматоров и умножителей. 30

Известен также цифровой фильтр, содержащий аналого-цифровой преобразователь, выходы которого соединены со входами "n" основных блоков интегрирования, а управляющий вход— с выходом задающего генератора(2 .

Однако это устройство имеет более низкую избирательность за счет наличия боковых лепестков в частотной характеристике.

Цель изобретения — повышение избирательности.

Поставленная цель достигается тем, что в устройство для цифровой корреляционной фильтрации, содержащее аналого-цифровой преобразователь, выходы которого соединены со входами "n" основных блоков интегрирования, а управляющий вход — с выходом эадающего генератора, введены синтезатор опорных частот, коммутаторы стробов и адресов, делитель частоты, формирователь стробов, элемент сдвига,инвертор, триггеры весовой функции и знака весовой функции и дополнительный блок интегрирования, состоящий из последовательно соединенных суммагора, регистра и оперативного запоминающего устройства, выход которого

"оединен с другим входом сумматора, 799108 при этом ко входу синтезатор . опорных частот подключен выход задающего генератора, а к выходам — третьи входы основных блоков интегрирования,первый и второй выходы каждого из которых соединены со входами соответственно коммутатора адресов и коммутатора стробов, ко входу делителя частоты подключен выход задающего генератора, к первому выходу через формирователь стробов — управляющие входы коммутаторов стробов и адресов, ко второму выходу через триггер весовой функции — управляющий вход элемента сдвига, а к третьему выходу через триггер знака весовой функции управляющий вход инвертора, сигналь- 1З ный вход которого через элемент сдвига соединен с выходом коммутатора стробов, а выход — с первым входом дополнительного блока интегрирования, второй вход которого подключен к вы- Щ ходу коммутатора адресов, а такжЕ то, что основной блок интегрирования сос- . тоит из последовательно соединенных элемента равнозначности, сумматора, регистра и оперативного запоминающего д устройства, другой вход которого подключен к выходу формирования адресов, зыход которого является первым выхо,ом основного блока интегрирования, а выход оперативного запоминающего устройства — вторым выходом, третий вход сумматора является первым входом основного блока интегрирования,первый вход элемента равнозначности вторым входом, а второй вход элемента равнбзначности объединен со входом формирователя адресов и является третьим входом основного блока интег.рирования.

На чертеже представлена структурная электрическая схема устройства 4Q для корреляционной фильтрации.

В устройстве сигнальные входы аналого-цифрового преобразователя (AUII) 1 являются входами устройства, g$ выходы АЦП1 подключены к соответствующим входам п блоков 2 интегрирования, каждый из которых содержит элемент 3 равнозначности, соединенные в кольцо сумматор, 4, регистр 5, опе- р ративное запоминающее устройство (ОЗУ) б и формирователь 7 адреса, т одключенный выходом к адресному входу оперативного запоминающего устройства б. Знаковый выход аналого-цифрового преобразователя 1 подключен к первому входу элемента 3 равнозначности, а числовой выход к числовому входу сумматора 4, ко второму входу элемента 3 равнозначности, соединенному со входом форми- 40 рователя 7 адреса, подключен соответствующий выход синтезатора 8 опорных частот, а выход элемента 3 равнозначности подключен к знаковому входу сумматора 4. б3

Выходы ОЗУ б, являющиеся выходами блоков 2 интегрирования, связаны через последовательно включенные коммутатор 9 стробов, элемент 10 сдвига и инвертор 11 с дополнительным блоком 12 интегрирования, содержащим, соединенные в кольцо сумматор 13, регистр 14 и оперативное запоминающее устройство (ОЗУ) 15. Выходы формирователей 7 адреса связаны через коммутатор 16 адресов с адре".,íûì входом

ОЗУ 15, выход которого является выходом устройства. С управляющими входами коммутаторов 9 и 1б стробов и адресов связан через формирователь

17 стробов первый выход делителя 18 частоты, второй и третий выходы которого через триггеры 19 и 20 весовой функции и знака весовой функции соответственно связаны с управляющими входами элемента сдвига и инвертора 11. Управляющий вход аналого-цифрового преобразователя 1 и входы синтезатора 8 опорных частот и делителя 18 частоты соединены с выходом задающего генератора 21.

Устройство работает следующим образом.

Поступающие на вход устройства независимые сигналы в АЦП1 квантуются по амплитуде и во времени и подаются на и блоков 2 интегрирования, настроенных на различные частоты.

Квантование во времени осуществляется сигналами задающего генератора

21 с достаточно высокой частотой, пригодной для работы всех и блоков

2 интегрирования, и таким образом, что в течение периода квантования на выходе АЦП 1 последовательно формируются квантованные по амплитуде значения всех входных сигналов, Сигнал на выходе АЦП 1 формируется в виде знака на знаковом выходе и числа — на числовом выходе. Эти сигналы поступают в блоки 2 интегрирования. Знаки сигналов с АЦП 1 поступают на элементы 3 равнозначности, на вторые входы которых поступают знаковые сигналы опорных частот с соответствующих выходов синтезатора 8 частот. Получающееся при этом произведение полярностей с выхода элемента 3 равнозначности поступает на знаковый вход сумматора 4. При этом на числовой вход сумматора 4 поступает значение с числового выхода АЦП 1. Одновременно формирователь 7 адреса под воздействием сигнала синтезатора 8 опорных частот формирует адрес соответствующей ячейки ОЗУ б, с выхода которой сигнал поступает на второй вход сумматора 4. Результат сложения в сумматоре 4 представляеч собой промежуточный результат интегрирования и записывается в регистр 5 и затем переписывается в

ОЗУ б в ту же ячейку на место

799108

Задающий генератор 21 управляет работой синтезатора 8 опорных частот и делителя 18 частоты, который, в свою очередь, управляет работой формирователя 17 стробов и состоянием триггеров 19 и 20 весовой функции и знака весовой функции. предыдущего промежуточного результата. Интервал времени между получением предыдущего и последующего промежуточного результата интегрирования, называемый периодом обработки, определяется частотой опорного сигнала и выбирается в два раза меньшим периода опорного сигнала. В связи с тем, что каждый сигнал в блоке 2 интегрирования обрабатывается Раздельно с синусной О и косинусной составляющими опорного сигнала, число. ячеек в ОЗУ б каждого блока 2 интегрирования в два раза превьыает число входных сигналов. Каждая ячейка соответствует одному квадратурному каналу одного из входного сигнала. За один период обработки обновляются все промежуточные результаты интегрирования.

Все входные сигналы в блоке 2 интегрирования обрабатываются аналогично 20 предлагаемому выше со сдвигом во времени на часть периода обработки,необходимую для обработки предшествующего сигнала.

С выходов ОЗУ б абсолютные зна- 25 чения сигналов {без знака) поступают на коммутатор 9 стробов. Работа коммутатора 9 стробов тактируется стробирукщими импульсами с формирователя

17 стробов. Каждый строб пропускает gg на вход элемента 10 сдвига сигналы с выхода только одного из блоков 2 интегрирования. В элементе 10 сдвига в зависимости от состояния триггера

19 весовой функции сигналы либо 33 удваивают свою величину (сдвигаются на разряд в сторону старших разрядов), либо проходят без изменения на ин.=ртор 11 где в зависимости от состояния триггера 20 знака весовой функции либо инвертируются, либо беэ, изменения полярности проходят на блок 12 интегрирования,где поступают на вход сумматора 13. Одновременно со стробированием коммутатора 9 стробов формирователь 17 стробов уп- 4$ равляет также коммутатором 16 адресов, с выхода которого сигналы соответствующего формирователя 7 адреса поступают на адресный вход ОЗУ 15 ° . При этом на выходе ОЗу 15 формируется $Q промежуточный результат вторичного интегрирования соответствующего сигнала, который поступает на второй вход сумматора 13. На выходе сумматоРа 13 формируется новый промежуточ- у ный результат, являнхаийся суммой сигналов на выходах сумматора 13.

Новый промежуточный результат вторичного интегрирования записывается в регистр 14 и затем в ОЗУ 15 в ту же ячейку вместо предыдущего промежу- 60 точного Результата вторичного интегрирования. Каждой паре ячеек ОЭУ б блока 2 интегрирования, хранящей промежуточные результаты интегрирования одного из входных сигналов в 65 двух квадратурных каналах, соответствует одна ячейка ОЗУ 15 блока 12 интегрирования. Поэтому сигнал, хранящийся в ячейке ОЗУ 15, является результатом объединения и вторичного интегрирования выходных сигналов двух квадратурных каналов блока 2 интегрирования. Общее количество ячеек в ОЗУ 15 равно произведению числа обрабатываемых сигналов на число частотных каналов, в которых обрабатывается каждый сигнал.

Формула изобретения

1. Устройство для цифровой корреляционной фильтрации, содержащее аналого-цифровой преобразователь, выходы которого соединены со входами "n" основных блоков интегрирования, а управляющий вход — с выходом задающего генератора, о тл и ч а ю щ е е с я тем, что, с целью повышения избирательности, в него введены синтезатор опорных частот, коммутаторы стробов и адресов, делитель частоты, формирователь стробов, элемент сдвига, инвертор, триггеры весовой функции и знака весовой функции и дополнительный блок интегрирования, состоящий из последовательно соединенных сумматора, регистра и оперативного запоминающего устройства, выход которого соединен с другим входом сумматора, при этом ко входу синтезатора опорных частот подключен выход задающего генератора, а к выходам — третьи входы основных блоков интегрирования, первый и второй выходы каждого из которых соединены со входами соответственно коммутатора адресов и коммутатора стробов, ко входу делителя частоты подключен выход задающего генератора, к первому выходу через формирователь стробов — управляющие входы коммутаторов стробов и адресов, ко втором„ выходу через триггер весовой функции — управляющий вход элемента сдвига, а к третьему выходу через триггер знака весовой функции — управляющий вход инвертора, сигнальный вход которого через элемент сдвига соединен с выходом коммутатора стробов, а выход с первым входом дополнительного блока интегрирования, второй вход которого подключен к выходу коммутатора адресов.

799108

Ох

Составитель Т. Афанасьева

Ред ктор Л. Белоусова ТехредМ.Табакович Корректор М. Вигула

Заказ 10090/82 Тираж 999 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4

2.- устройство по п.1, о т л ич а ю щ е е с я тем, что основной блок интегрирования состоит из последовательно соединенных элемента равнозначности, сумматора, регистра и оперативного запоминающего устройства, другой вход которого подключен к выходу формирователя адресов, выход которого является первым выходом основного блока интегрирования, а выход оперативного запоминающего устройства — вторым выходом, третий вход сумматора является первым входом основного блока интегрирования, первый вход элемента равнозначности вторым входом, а второй вход элемен. та равнозначности объединен со входом формирователя адресов и является третьим входом основного блока интегрирования.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 632052, кл. Н 03 H 7/02, 1976.

2. Слока В.К. Вопросы обработки радиолокационных сигналов. И., "Советское радио", 1974, с. 192-194, рис. 8.1.