Следящий аналого-цифровой преобразователь

Следящий аналого-цифровой преобразователь

Иллюстрации

Показать все

Реферат

 

Союз Советсккк

Социалистических

Республик

ОПИСАНИЕ

ИЗО6РЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ iii 799129

* (61) Дополнительное к авт. саид-ву (22)Заявлено26.03.79 (21) 2745134/18-21 с присоединением заявки М (5! )М. Кл.

Гасударсттенный квинтет

СССР

Н 03 К 13/02 (23) Приоритет». (53) УДК 681. . 325. (088.8) но делам изобретений и етнрытий

Опубликовано 23.01.81. Бюллетень М 3

Дата опубликования описания >3.01.81 (72) Автор . изобретения

В. Э. Балтращевич

Ленинградский ордена Ленина электротехнический институт имени В. И. Ульянова (Ленина) (7I) Заявитель. (54) СЛЕДЯШИЙ АНАЛ(ХО-UNCPOBOA

ПРЕОБРАЗОВАТЕЛЬ

ЬД ::, i 3gg Я „. „-е,.:;-,-., 2 сов (2).

Изобретение относится к вычиспитепь ной технике.

Известен спедящий анапого-цифровой преобразоватепь, содержащий- блок сравнения, генератор тактовых импульсов, реверсивный счетчик и цифроаналоговый преобразователь, на выходе которого фор, мируется образцовое.напряжение, à el o вход связан с выходом реверсивного счев чика (1 j.

Недостатком устройства является низ10 кое быстродействие.

Известен следящий аналого-цифровой преобразователь, содержащий аналоговое запоминающее устройство, выход которого через блок сравнения соединен с вхо-: т5 дом цифроаналогового преобразователя, распредели тепь импупьсов, соединенный с выходом генератора тактовых импупьНедостатком устройства явпяется низкое быстродействие и невысокая достоверностьь п реоб разов ан ия.

11епью изобретения является повыше- ние быстродействия и достоверности преобразов ан ия.

Указанная цепь достигается тем, что в аналого-цифровой преобразователь, содержащий генератор тактовых импупьсов, линию задержки, блок сравнения. анапоговое запоминающее устройство, цифроанапоговый преобразователь, реверсивный счетчик, погический бпок, элементы И первой группы, распредепитепь импульсов, причем первый вход схемы сравнения соединен с выходом аналогового запоминающего устройства, вход которого соединен с источником входного сигнала, второй вход схемы сравнении; соединен с выходом шефроаналогового преобразователя, цифровые входы которого соединены с выходами разрядов реверсивного счетчи,ка, выходы второй погической схемы соединены со входами установки режима реверсивного счетчика; первые входы схем

И первой группы соединены с выходами соответствующих разрядов распредепит .—

9 .. 4 рым входом элемента И, выход которого соединен с первым входом пятого элементта ИЛИ и со входом сдвига влево распределителя импульсов, второй вход пятого элемента ИЛИ соединен со входом сдвига вправо распределителя импульсов и с выходом первого элемента ИЛИ, выкод пятого элемента ИЛИ соединен со входом пинии задержки выход младшего элемента И первой группы соединен с третьим входом второго элемента ИЛИ, выход которого соединен со счетным входом триггера младшего разряда реверсивного счетчика", выход третьего элемента ИЛИ соединен с единичным входом триггера флага, нулевой вход которого соединен с шиной

Сброс флага, а единичный выход соединен с шиной Готовность, единичный вход первого триггера соединен с управляющим. входом аналогового запоминающего устройсттва и с шиной Запуск .

Структурная электрическая схема уст ройства приведена на чертеже.

Следящий аналого-пифровой преобразователь содержит блок 1 сравнения, первый вход которой соединен с выходом аналогового запоминающего устройства 2, на вход которого поступает входной сигнал, второй вход блока 1 соединен с выходом цифроаналогового преобразователя

3, выход блока 2 соединен с первым входом логического бпока 4, второй вход которого соединен с единичным выходом трит гера 5 дополнительного старшего разряда реверсивного счетчика.6, сосгоящего из триггеров 5 и 7, выходы триггеров 7 всех разрядов реверсивного счетчика 6, кроме дополнитепьного старшего разряда триггера 5, соединены с цифровыми входами афроанапогового преобразователя

3, выход логического бнока 4 соединен со входом логического блока 8, выходы которого соединены со.входами установки режима реверсивного счетчика 6 и с трет юл входом бпока 9 поиска поддиапазона и вторым входом логического блока 10, первый вход блока 9 соединен с первым входом логического блока 10 и с единичным выходом младшего разряда распредепитепя 11 импульсов, второй вход блока

9 - с первыми входами элементов И 12 первой группй и с выходом линии 13 задержки; чен ертый — с третьим входом погического блока 10 и с выкодом ген ратора 14 тактовых импульсов, пятый— с единичным выкодом триггера 15, первый выход блока 9 соединен с первым входом элемента И 16, второй выход блока 9 — с первым входом элемента ИЛИ

3 79912 ля импульсов, а выкоды соединены со счет ными вкодами соответств -.ощик, разрядов реверсивного счетчика; введены два дополнительных логических блока, два триггера, триггер флага, дополнительная группа элементов И, пять элементов ИЛИ, элемент И и блок поиска г.опдиапазона, выход блока сравнения соединен с первым входом первого дополнительного логического блока, второй вход которого соеди- 10 нен с выходом дополнительного старшего разряда реверсивного счетчика; выход первого дополнительного логического блока соединен со входом логического блока, с первым входом блока поиска под- 35 диапазона и со вторым входом второго дополнительного логического блока, второй вход блока поиска поддиапазона соединен со вторым входом второго дополнительного логического блока и с еди- 20 ничным выходом младшего разряда распределителя импульсов, третий вход блока поиска. поддиапазона соединен со вторыми вкодами элементсв И первой групre и с выходом линии задержки, четвер- 25 тый вход блока поиска поддиапазона соединен с третьим входом второго дополнительного логического блока и с выходом генератора тактовых импульсов, а пятый вход соединен с.единичным выходом первого триггера, первый выход блока поиска поддиапазона соединен с первым входом элемента И, второй выход соединен с первым входом первого элемента

ИЛИ и с единичным входом второго триггера, третий выход соедин ен с п ервым входом второго элемента ИЛИ, четвертый выкод соединен с .первым входом третьего элемента ИЛИ, пятый выход соединен с нулевым входом первого триггера; чет- > вертый вход второго допопнитепьного логического блока соединен с единичным выходом второго триггера, а первый выход соединен со вторым входом первого элемента ИЛИ, второй выход соединен со вторым вкодом второго элемента ИЛИ, а третий выход соединен с нулевым входом второго триггера и со вторым входом .третьего эпемента ИЛИ; нулевые выходы триггеров всех разрядов реверсивного счетчика, кроме дополнительного старшего разряда, соединены с первыми входами элементов И дополнительной группы, вторые ".õîäû которых. соединены с выходами соответствующих разрядов распредеИ лителя импульсов, выходы элементов И дополнительной группы. соединены с соответствующими входами четвертого элемента ИЛИ, выход которого соединен со вто

10

5 79

17 и с единичным входом триггера 18, третий выход блока 9 — со вторым входом элемента ИЛИ 19, четвертый выход биска 9 — с первым входом эпемента ИЛИ

20, пятый выход блока 9 — с нулевым входом триггера 15; четвертый вход погичес кого бцока 10 соединен с единичным выходом триггера 18, первь|й выход логического блока 10 -со вторым входом элемента ИЛИ 17,второй выход логического блока 10 — с третьим входом эпемента ИЛИ 19, а третий выход погического блока 10 — с нулевым входом триггера 18 и со вторым входом элемента

ИЛИ 20, нулевые выходы триггеров 7 всех разр дов реверсивного счетчика 6, кроме дополнительного 5 старшего разряда, соединены с первыми входами эпемента И 21 второй группы, вторые входы которых соединены с выходами сооизетствующих разрядов распределителя 11 импульсов и со вторыми входами сооюетсч вующих элементов И 12 первой группы, выходы эпементов И 21 второй группы соединены с соответствующими входами элемента ИЛИ 22, .выход которого соединен со вторым входом эпемента И 16, выход которого соединен с первым вхо-" дом эиемента ИЛИ 23, триггер 24 фпага.

Устройство работает следующим образомф

Перед началом работы сигнап начапь ной установки устанавливает триггеры 15, 18 и 24 в нулевое состояние, распределитель ll импупьсов в состояние 0...01, а реверсивный счетчик 6 может быть установлен в пюбое состояние с обнупенным: старшим разрядом триггера 5.

С приходом сигнала Запуск" триггер

15 устанавливается в 1", а аналоговое запоминающее устройство 2 запоминает текущее значение сигнала. Триггер 15 разрешает работу блока 9 нахождения сит нала, который вначале проверяет, не нахо» дится ли сигнал в верхнем ипи нижнем кванте, примыкающем к образцовому уровню, зафиксированному на преобразоватепе, дпя этого блок 9 выдает сигнап (поспе поступпения сигнала от генератора 14 тактовых импульсов) на третьем выходе, который, пройдя через эпемент ИЛИ 19, прибавит ипи вычтет единицу из реверсивного счетчика 6 в зависимости от ответа блока 2, устанавливающего с помощью погического блока 8 режим работы реверсивного счетчика 6 (так как . вначале и при дапьнейшей нормальной работе триггер

5 дополнительного старшего разряда реверсивного счетчика 6 находится в 0

9129 6 состоянии, то логический бпок 4 пропускает на свой выход ответ бпока 2 без инвертирования). Если о нзет бпока 2 после этого (с приходом второго сигнала от генератора 14) меняется на противопопожный, то это означает, что сигнап найден, и при этом с минимапьной погрешностью.. (один квант), и поэтому преобразование заканчивается (тем самым значитепьно сокращается время преобразования). Дпя этого бпок 9 выдает сигнал на четвертом и пятом выходах, которые соответственно устанавпивают триггер 24 в 1, а триггер 15 в 0" состояние. При этом .

15 (так как обычно преобразоватепи указывают на нижнюю границу кванта содержащего сигнап), если образцовый уровень превышает входной сигнал (U "lr U g ), т. е, бпок выдает сигнал 5, то погичес

I дй кий блок 8 устанавпивает режим вычитания о на реверсивном счетчике 6, а бпок 9 выдает сигнал, который произведет вычитание единицы из мпадшего разряда реверсивного счетчика 6. Если же ответ блока

9 поспе этого (c приходом второго сиг нала от генератора 14 тактовых имцупьсов) не меняется то, спедоватепьно значение входного сигнала не находится в данном кванте и блок 9 продолжает поиск поддиапазона, для этого он до смены ответа блока 1 будет выдавать сигнал на первом выходе, который, при условии нахождения в нуцевом состоянии разряда реверсивного счетчика 6, на который указывает распредепитепь 11 импуцьсов, пройдет через элемент И 16 и произведет сдвиг впево содержимого распределителя

11 импульсов, тем самым удвоит шаг квантования и, пройдя через линию 13 задержки, добавит ипи вычтет (в зависи40 мости от ответа блока 1) единицу из разряда реверсивного счетчика 6, на который ,указывает распределитель 11. Как только ответ блока 1 изменится на противопопож= ный (что сигнализирует о том, что поддиапазон нахождения сигнала найден ), так блок 9 выдаст сигнал, который устанавливает в 1 триггер 18 и начинает поразрядное преобразование проходя через элемент ИЛИ 17, сдвигая вправо на один разряд содержимое распредецитепя 11 (уменьшая в два раза шаг квантования).

Пройдя через пинию 13 задержки этот сигнап добавляет ипи вычитает единицу из разряда реверсивного счетчика 6, на который указывает распределитель 11. При этом блок 9 также выдает сигнал, который

Устанавливает в 0 триггер 15, тем самым прекращается работа блока 9.,0лпь7 7М12 нейшим поразрядным преобразованием сигнала внутри найденного поддиапазона управляет логический блок 10, который до появления единицы в последнем (младшем), .разряде распределителя 11 будет выдавать сигчал на своем первом выходе, который проходя через элемент ИЛИ 1 7 будет производить сдвиг вправо содержимого распределителя 1 1 с последующим добавлением или вычитанием единицы из соответствующего разряда реверсивного счетчика 6. С появлением единицы в последнем разряде распределителя 11 логический блок 10 выдает сигнал, который заканчивает преобразование; устанавливая в "0" триггер 18 и в "1" триггер 24, при этом если Vв ) ), то появляется сигнал на втором выходе логического блока 10, который вычтет единицу из младшего разряда реверсивного счетчика 6, тем самым во всех случаях будет указана нижняя граница кванта, содержащего сигнал.

Если же из-за близости сигнала к верхней границе диапазона возможных значений сигнала при поиске поддиапазона происходит переполнение реверсивного счетчика 6, т. е. устанавливается код

10...0 (кодов > 10...0 быть не может из-эа используемого правила формирова- Зо ния кодов ), то из-за единичного положения триггера 5 дополнительного старшего разряда реверсивного счетчика 6 логический блок 4 передает на свой выход проинвертированный сигнал блока l, в результате

35 чего прекращается поиск поддиапазона и начинается поразрядное преобразование сигнала внутри найденного поддиапаэона.

49

Формула иэоб ретения

Следящий аналого-цифровой, преобразователь, содержащий генератор тактовых . импульсов, линию задержки, блок сравне45 ния, первый вход которого соединен с выходом аналогового запоминающего устройства, вход которого соединен с источником входного сигнала второй вход соединен с выходом цифроаналогового преобразователя, цифровые входы которого соединены с выходами разрядов реверсивного счетчика, выходы логического блока соединены со входами установки режима реверсивного счетчика, -первые входы элементов И первой группы соединены с выходами соответствующих разрядов распределителя импульсов, а выходы соединены со счетными входами соответствующих разрядов реверсивного счетчика, о т л и ч а ю— щийся тем, что, с целью повышения быстродействия и достоверности преобразования, введены два дополнительных логических блока, два триггера, триггер. флага, дополнительная группа элементов И, пять элементов ИЛИ, элемент И и блок поиска поддиапазона, причем выход блока сравнения соединен с первым входом первого дополнительного логического блока, второй вход которого соединен с выходом дополнительного старшего разряда реверсивного. счетчика; выход первого дополнительного логического блока сбединен со входом логического блока, с первым входом блока поиска поддиапазона и со вторым входом второго дополнительного логического блока, второй вход блока поиска поддиапазона соединен, со вторым входом второго дополнительного логического блока и с единичным выходом младшего разряда распределителя импульсов, третий вход блока поиска поддиапазона соединен со вторыми. входами элементов

И первой группы и с выходом линии задержки; четвертый вход блока поиска поддиапазона соединен с третьим входом второго дополнительного логического блока и с выходом генератора тактовых импульсов, а пятый вход соединен с единичным выходом первого триггера; первый выход блока поиска поддиапазона соединен с первым входом элемента И, второй выход соединен с первым входом первого элемента

ИЛИ и с единичным входом второго триггера, третий выход соединен с первым входам второго элемента ИЛИ, четвертый выход соединен с первым входом третьего элемента ИЛИ, а пятый выход соединен с нулевым входом первого триггера; четвертый вход второго дополнительного логического блока соединен с единичным выходом второго триггера,- первый выход соединен со. вторым входом первого элемента

ИЛИ, второй выход соединен со вторым входом второго элемента ИЛИ, а третий выход соединен с нулевым входом второго триггера и со вторым входом третьего элемента ИЛИ, нулевые выходы триггеров всех разрядов реверсивного счетчика, кроме дополнительного старшего разряда, соединены с первыми входами элементов

И дополнительной группы, вторые входы которых соединены . с выходами соответст вующих разрядов распределителя импульсов, выходы элементов И дополнительной группы соединены с соответствующими входами четвертого элемента ИЛИ, выход которого соединен со вторым входом элемента

И, выход которого соединен с первым входом пятого элемента ИЛИ и со входом сдвига влево распределителя импульсов, 9 799129 10 второй вход пятого элемента ИЛИ соеди- ный выход соединен с шиной Готовность, нен со входом сдвига вправо распредели- единичный вход первого триггера соединен теля импульсов и с выходом первого эле- с управляющим входом аналогового запоми-; мента ИЛИ, выход пятого элемента ИЛИ нающего устройства и с шиной Запуск . соединен со входом линии задержки, вы- Источники информапии, ход младшего элемента И первой-rpyarat принятые во внимание при экспертизе соединен с третьим входом второго элемен- 1. Смолов B. Б., Смирнов Е. А. и др. та ИЛИ, выход которого соединен со счев . Полупроводниковые кодирующие и декодируным входом триггера младшего разряда ющие преобразоватЬли напряжения. Л.,: ° реверсивного счетчика, выход третьего 10 Энергия, 1967, с. 135. элемента ИЛИ соединен с единичным вхо- < 2. Авторское свидетельство СССР дом триггера флага, нулевой вход которого % 324639, кл. Н 03 К 13/02> 1968 соединен с шиной "Сброс флага, а единич- (прототип).