Устройство для контроля блокапамяти

Устройство для контроля блокапамяти

Иллюстрации

Показать все

Реферат

 

СОюз СОаетских

Социалистических

Республик

<18011.06

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВ ИЛЬСТВУ (61).Дополнительное к авт. саид-ву— (22) Заявлено 270379 (21) 2741148/18-24 с присоединением заявки Нов р )м. кл.

G 11 С 29/00

ГосударСтвенный коинтет

ССС P по делам нзобретеннй н открытн и (23) Приоритет—

Опубликовано 300 1.81, Бюллетень N9 4

Дата опубликования описания 3001.81 (53) УДК681. 327 (088. 8) (72) Автор изобретения

В.Н.Бессмертный (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКА ПАКЯТИ

Изобретение относится к запоминающим устройствам.

Известно устройство для контроля блока памяти, содержащее блок управления, соединенный с блоком сравиенин, регистр адреса, соединенный через дешифратор с проверяемым блоком и гниератор тактовых импульсов, подключенный к дешифратору. Kpcwe того, уст1ХЬйство содержит фотосчитывающий механизм, соединенный с регистром адрнса и блоками управления и cpasseння, блоки временной селекции и анализа:.амплитуд, генераторы стробов сигнала и помехи, причем блок анализа амплитуд соединен с блоками временней селекции, сравнения и управле-. ния, е блок управления соединен с генераторайи стробов сигнала и помехи, которые подключены к генератору тактовых импульсов и блоку временной селекции. При этом блок временной . селекции соединен с проверяемым блоком (1) .

Недостатком этого устройства является ограниченная область применения.

Наиболее близким по технической сущности к предлагаемому является., устройство для контроля блока памяти, содержащее входной регистр, регистр адреса, .дешифратор адреса, схему сравнения и первый элемент ИЛИ, выход которого подключен ко входу ре-.. гистра адреса, одни иэ выходов которого соединены с первыми выходами устройства, а другой выход подключен Ко входу дешифратора адреса, одни иэ выходов которого соединены со вторыми выходами устройства, выходы входного регистра подключены к третьим выходам устройства и к одним из входов схемы сравнения, другие входы ко торой соединены с первыми входами устройства (2).

Недостатком этого устройства является ограниченная область применения, так как оно служит для контроля бло2О ков памяты специальнымн тестами и является автономным, что делает невозможным использование его для контроля работоспособности блока памяти в процессе работы с ним, используя его как накопитель информации.

Цель изобретения - расширенне области применения устройства эа счет обеспечения контроля работоспособности блока памяти в процессе записи в него информации.

801106.Поставленная цель достигается тем, что устройство содержит второй элемент ИЛИ, пять элементов И, два триггера и формирователь импульсов, причем второй вход устройства подключен к первым входам первого и пятого элементов И, выход первого элемента И соединен с первыми входами нтОрого и третьего элементов И и счетным входом первого триггера, нулевой выход которого подключен ко второму входу третьего элемента И и первому входу второго элемента ИЛИ, выход которого соединен со вторым входом первого элемента,И, единичный выход первого триггера подключен к первому входу четвертого элемента И и второму входу второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ и входом формирователя импульсов, выход которого подключен к одному из входов входного регистра, другие входы которого соединены с шинами ввода информации, выход схемы сравнения подключен ко второму входу четвертого элемента И, выход которого соединен со вторым входом второго элемента ИЛИ, другой выход дешифратора адреса подключен к счетному входу второго триггера, нулевой и единичный выходы которого соединены соответственно с третьим входом первого и вторым входом пятого элементов И, Выход пятого элемента И подключен ко второму входу первого элемента ИЛИ, выход третьего элемента И соединен с четвертым выходом устройства.

На чертеже изображена блок-схема устройства.

Устройство содержит первый 1, второй 2, третий 3, четвертый 4 и пятый

5 элементы И, первый б и второй 7 элементы ИЛИ,первый 8и второй 9 триггеры, формирователь 10 импульсов,! входной регистр ll регистр 12 адреса, дешифратор 13 адреса, схему 14 сравнения и шины 15 ввода информации. Выход первого элемента ИЛИ б подключен ко входу регистра 12 адреса, одни из выходов которого соединены с первыми выходами устройства,.а другой выход подключен ко входу дешифратора 13 адреса, одни из выходов которого соеди- щ иены со вторыми выходами устройства, Выходы входного регистра 11 подключены к третьим выходам устройства и к одним из входов схемы 14 сравнения, другие входы которой соединены с первыми входами устройства. Второй вход устройства подключен к первым входам первого 1 и пятого 5 элементов И. Выход первого элемента И 1 соединен с первыми входами второго 2 и третьего

3 элементов И и счетным входом перво- бО

ro триггера 8, нулевой выход которого подключен ко второму входу третьего элемента И 3 и.перному входу второго элемента ИЛИ 7, выход которого соединен со вторым входом первого элемента я

И 1. Единичный выход первого триггера

8 подключен к TIBpBoMJJ входу -четвертого элемента И 4 и второму входу второго элемента И 2, выход которого соединен с первым входом первого элемента

ИЛИ б и нходом формирователя 10 импульсов, выход кОторого подключен к одному из входов входного регистра

11, другие входы которого соединены с шинами 15 ввода информации. Выход схемы 14 сравнения подключен ко второму входу четвертого элемента И 4, выход которого соединен со вторым входом второго элемента ИЛИ 7, другой выход дешифратора 13 адреса подключен к счетному входу второго триггера 9, нулевой и единичный ныходы которого соединены соответственно с третьим нходом первого 1 и вторым входом пятого 5 элементон И. Выход пятого элемента И 5 подключен ко второму входу первого элемента ИЛИ б. Выход третьего элемента И 3 соединен с четвертым выходом устройстна. Информационные входы .и выходы контролируемого блока

16 памяти подключены соответственно к первому, второму и третьему выходам и к первому входу устройства, а управляющий вход записи информации— к четвертому выходу устройства.

Устройство работает следующим образом.

В исходном cîñòoÿíèè триггеры 8 и

9 установлены в нулевое состояние.

Регистр 12 адреса и дешифратор 13 адреса устанавливают адрес исходных ячеек блока 16 памяти. Во входной регистр

1l вводится исходная информация для записи в блок 16 памяти. На второй вход устройства поступает первый импульс входной частоты, который проходит через элемен И 1 на счетный вход триггера 8 и через элемент И 3 — на управляющий вход записи информации блока 16 памяти, записывая в него информацию с выходов входного регистра

11. Задний фронт первого входного импульса переводит триггер 8 в единичное состояние. Отсутствие сигнала на управляющем входе записи информации блока 16 памяти при наличии выборных адресов с регистра 12 адреса и дешифратора 13 адреса соответствует режиму выдачи информации для блока 16 памяти. Информация с блока 16 памяти поступает на вход схемы 14 сравнения, где сравнивается с информацией на входном регистре Ll и, в случае их совпадения, с выхода схемы 14 сравнения через элемент И 4 и элемент ИЛИ 7 постуйает потенциал разрешения на элемент И 1 для прохождения второго импульса входной частоты. Второй импульс входной частоты поступает на

Счетный : вход триггера 8, через элемент И 2 - на. вход формирователя 10 импульсов и через элемент ИЛИ б — на вход регистра 12 адреса. Задний фронт этого импульса изменяет адрес н.регис801106 тре 12 адреса, через формирователь 10 импульсов сбрасывает входной регистр

11 и переводит триггер 8 в нулевое состояние. Теперь во входной регист1» вводится новая информация для записи в блок 16 памяти. Далее устройство работает по описанному алгоритму.

В случае отказа ячейки в блоке 16 памяти информация на входах схемы 14 сравнения не совпадает, и на ее выходе отсутствует разрешающий потенциал, 1© вследствие чего очередной импульс входной частоты нв проходит на вход триггера 8. Устройство остается в режиме проверки записанной информации, при этом индикаторы регистра 12 адреса и дешифратора 13 адреса указывают

RoopIiHHBTbl неисправной ячейки в блоке

16 памяти.

Если запись информации в блок 16 ,памяти проходит без отказа ячеек памяти, то, перебрав все адреса, дешифра-.20 тор 13 адреса выдает импульс перебора, который поступает на счетный вход триггера 9 и переводит его в единичное состояние, позволяя импульсам входной частоты через элементы И 5 и ИЛИ 6 ме-aS нять состояние регистра 12 адреса и дешифратора 13 адреса, тем самым осуществляется считывание информации из блока 16 памяти.

Окончанию режима считывания информации иэ блока 16 памяти соответствует З появление импульса на выходе дешифратора 13 адреса, который переводит триггер 9 в нулевое положение, соответствующее режиму записи информации в блок 16 памяти с проверкой работоспо- З5 собности блока 16 памяти в момент ввода информации.

Предлагаемое устройство обеспечивает воэможность контроля работоспособности блока памяти в процессе записи 4Q информации и исключает режимы проверки dëîêà памяти специальными тестами, расширяя область применения.

Формула изобретения

Устройство для контроля блока памяти, содержащее входной регистр, регистр адреса, дешифратор адреса, схему сравнения и первый элемент ИЛЙ, выход ко- Я) торого подключен ко входу регистра адреса, одни из выходов которого соединены с первыми выходами устройства, а другой выход подключен ко входу дешифратора адреса, одни из выходов которого соединены со вторыми выходами устройства, выходы входного регистра подключены к третьим выходам устройства, я к одним из входов схемы сравнения, другие входы которой соединены с первыми входами устройства, о т л ич а ю щ е е с я тем,что,с целью рас-. ширения области применения устройства за счет обеспечения контроля работоспособности блока памяти. в процессе записи в него информации, устройство содержит второй элемент ИЛИ, пять элементов И, два триггера и формирователь импульсов, причем второй вход устройства подключен к первым входам первого и пятого элементов И, выход первого элемента И соединен с первыми входами второго ь третьего элементов

И и счетным входом первого триггера, нулевой выход которого подключен ко второму входу третьего элемента И и первому входу второго элемента ИЛИ, выход которого соединен со вторым

:входом первого элемента И, единичный выход первого триггера подключен к .первому входу четвертого элемента И и второму входу второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ и входом формирователя импульсов, выход которого подключен к одному из входов входного регистра, другие входы которого соединены с шинами ввода информации, выход схемы сравнения подключен ко второму входу четвертого элемента И,выход которого соединен со вторым входам второго элемента ИЛИ,другой. выход дешифратора адреса подключен к счетному входу второго триггера, нулевой и единичный выходы которого соединены соответст-. венно с третьим входом первого и вторым входом пятого элементов И, выход пятого элемента И подключен ко второму входу первого элемента ИЛИ, выход третьего элемента H соединен с четвертым выходом устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 351217, кл. G 06 F 11/00, 1970 °

2. Авторское свидетельство СССР по заявке В 2569465, кл. G 11 С 29/00, 13.01.78 (прототип) .

801106

Составитель В.Гордонова

Редактор с,шеченко техред е. Гаврилешко корректор м.Левчик

Заказ 1044 1/71 Тираж б5б Подписное

ВНИИПИ ГосударственногО комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4