Устройство связи для вычислительнойсистемы

Устройство связи для вычислительнойсистемы

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

<1>802957

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 14.05.79 (21) 2765316/18-24 с присоединением заявки Мо— (53)И . Кл.3

Q 06 F 3/04

Гасударственный ноинтет

СССР ва делаи изобретений и открытий (23) Прнорите

Опубликовано 07.0281. Бюллетень Йо

Дата опубликования описания 0902В1 (53) УДК 681. 325 (088. 8) (72) Авторы изобретения

В. Н. Заблоцкий, В. В. Грек, В. Е ° Спасск и A. В. Яскульдович (73) 35явитель (54) УСТРОЙСТВО СВЯЗИ ДЛЯ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ

Изобретение относится к вычислительной технике и может быть использовано в мультипроцессорных и однопроцессорных вычислительных системах.

Известно устройство управления передачей информации, содержащее блок выделения разрешенных обращений, блок приоритета, блок формирования адреса, блок управления, коммутатор и два регистра (1j

Область применения этих устройств ограничена, что обусловлено невозможностью подключения разноскоростных абонентов.

Наиболее близким к изобретению по технической сущности является устройство связи для вычислительной системы, содержащее группу приемных регистров, группу элементов ИЛИ, группу передающих регистров, группу распределителей импульсств, группу блоков сравнения, группу регистров адреса, группу управляющих регистров, группу узлов синхронизации, группу первых буферных регистров, группу узлов вентилей и блок синхронизации, первый выход которого соединен с входами распределителей импульсов группы и управляющими входами приемных регистров группы, второй выход блока синхронизации соединен с первыми управляющими входами переданхцих регистров группы, вход каждого передающего регистра группы через соответствующий элемент ИЛИ группы подключен к выходу каждого приемного регистра группы, выход каждого передающего регистра группы соединен с информационным входом каждого последующего приемного регистра и первым информационным входом каждого блока сравнения группы, вторые информационные входы блоков сравнения группы связаны с выходами регистров адреса группы и первыми информационными входами первых буферных регистров группы, выходы которых связаны с вторыми информационными входами элементов ИЛИ группы, управляющие входы первых буферных регистров группы подключены к первым управляющим выходам узлов вентилей группы, первые входвыход узлов вентилей группы связаны с управляющими регистрами группы, вторые вход-выход узлов вентилей группы подключены к блокам сравнения группы, вторые управляющие выходы узлов вентилей группы соединены со вторыми управляющими входами передаю802957 щих регистров группы, первые управляющие входы узлов вентилей группы связаны с распределителями импульсов группы, вторые управляющие входы узлов вентилей группы соединены с узлами синхронизации группы (.21.

Свойственная этому устройству низкая пропускная способность особенно проявляется при большом числе подключенных к устройству модулей.

Цель изобретения состоит в повышении пропускной способности устройства.

Достигается это тем, что в устройство, содержащее блок синхронизации и М блоков сопряжения, каждый из которых включает передающий и приемный регистры, распределитель импульсов, управляющий регистр, узел синхронизации, узел коммутации управляющих сигналов, схему сравнения, регистр адреса, первый буферный регистр и элемент ИЛИ, причем выхоц передающего регистра i-го блока сопряжения соединен с информационным входом приемного регистра 1+1-го блока сопряжения (i=1,М), выход переда>ощего регистра М-ro блока сопряжения соединен с информационным входом приемного регистра первого блока сопряжения, а в каждом блоке сопряжения выход приемного регистра подключен к к первому входу элемента ИЛИ, второй вход которого соединен с выходом первого буферного регистра, а выход — с информационным входом передаюцего регистра, выход которого подключен к первому входу схемы сравнения, первый управляющий вход — с первым выходом блока синхронизации, а второй управляющий вход — с первым выходом узла коммутации управляющих сигналов, второй выход которого подключен к управляющему входу первого буферного регистра, первый и второй входы — соответственно к выходам распределителя импульсов и узла синхронизации, а первый и второй входы-выходы — соответственно к выходам-входам схемы сравнения и управляющего регистра, выход регистра адреса соединен со вторым входом схемы сравнения и первым информационным входом первого буферного регистра, вход распределителя импульсов подключен к управляющему входу приемного регистра и второму выходу блока синхронизации, в каждый блок сопряжения введены регистр состояния, второй и третий буферный регистры и коммутатор информации, причем в каждом блоке сопряжения группы информационных и управляющих входов коммутатора информации являются соответственно группами информационных и управляющих входов устройства, а первый и второй управляющие выходы — соединены соответственно с первым управляющим входом узла синхронизации и входом регистра со5

ЗО

55 бО стояний, вход-выход которого подключен к третьему входу-выход; узла коммутации управляющих сигналов, седьмой выход которого соединен с входом коммутатора информации, первым и вторым информационными выходами, подключенного соответственно к выходу из первой группы информационных выходов устройства и второму информационному входу первого буферного регистра, третий выход узла коммутации управляюцих сигналов является выходом из второй группы управляюцих выходов устройства, четвертый и пятый выходы — подключены соответственно к управляющим входам второго и третьего буферных регистров, информационные входы которых соединены с выходом передающего регистра, а выходы — соответственно с вторым входом элемента ИЛИ и с вы— хОдОм из DTopoé T руппн инфо13мациоr., ных выходов устройства, второй управляющий вход узла синхронизации соединен с входом управля>ощего pe— гистра и первым управляющим входом передающегo регистра, а третий уп— равляющий вход — с шестым выходом узла коммутации управл пощих сигналов.

1а чертеже представлена блок-схема устройства. устройство содержит блоки 1 сопряжения, включа.ощие приемный регистр

2, элемент ИЛИ 3, передающий регистр

4, распределитель 5 импульсов, схему сравнения 6, регистр 7 адреса, управляющий регистр 8„ узел 9 синхронизации, буферные регистры 10, 11, 12 узел 13 коммутации управляющих сигналон, регист1о 14 сОстОяния и кОммутатор информации(мультиплексор) 15> блок 16 синхронизации. IC каждому блоку 1 сопряжения подключены группы модулей 17 и 18 вычислительной системы.

Блок синхронизации 16, содержащий генератор тактовых импульсов, узлы сброса, пуска-останова и панель управления предназначен для приведения устройства ь исходное состояние, пуска и синхронизации. Блок 16 вырабатывает две серик сêнхронизирукщих сигналов: серию A (BTopoA s >I:OII CJIoKa) и серию В (первый выход блока). Периоды повторения сигналов обеих серий одинаковы. Серия В сдвинута относительно серии A на время такта работы устройства.

Приемные 2 и передающие 4 регистры содержат узлы сброса, занесения . и выдачи информации и предназначены для переменного хранения и динамического перемещения информации по ма,. гистрали. Формат слова информации, пересылаемого между приемными и передающими регистрами, имеет следующий вид: признак типа модуля (синхронный/ асинхронный);

802957

d0 адрес отправителя; адрес получателя> данные (собственно информации, режим чтения или записи и/или, адрес ячейки оперативной памяти) .

Структура адреса отправителя (получателя) следующая: адрес группы

l модулей, адрес модуля внутри группы.

Распределители 5 импульсов содержат элементы задержки для выработки по каждому сигналу серии A сигналов

A„ (через время равное такту работы устройства) и А2(через время, равное двум тактам работы устройства).

Схемы сравнения б включают йаборы элементов комбинационной логики и предназначены для сравнения адресов групп модулей, поступающих на первые входы с собственными адресами групп, поступающими на вторые входы из регистров адреса 7. В схемы сравнения б поступают также разряды признаков типа модуля (синхронный или асинхронный).

Управляющие регистры 8 содержат па два триггера с узлами занесения сброса и используются для указания состояний (занято-свободно) и режимов . работы (Чтение/Запись) модулей 17(18/.

Каждый из узлов 9 синхронизации предназначен для синхронизации запроса, поступающего из соответствующего коммутатора 15.

Узлы 13 содержат наборы элементов комбинационной логики и служат для выдачи управляющих сигналов.

Второй и четвертый выходы узла

13 служат для передачи сигналов разрешения на прием (выдачу) информации в(из) первый 10 и второй 11 буферные регистры, пятый выход узла 13 разрешает прием информации в третий буферный регистр. По третьему выходу узла 13 в модули 17 или 18 поступают сигналы, разрешающие прием информации в один из модулей выхода третьего буферного регистра 12. Первые буферные регистры 10 предназначены для приема адресов отправителей по первым информационным входам, приема информации из мультиплексоров 15, а также передачи информации через элементы ИЛИ 3 в передающие регистры 4.

Вторые буферные регистры 11 предназначены для временного хранения информации, поступающей с выходов передающих регистров 4. Третьи буферные регистры 12 предназначены для приема информации из передающих регистров 4 и выдачи ee a соответствующие модули 17 (18) .

Каждый из регистров состояний 14 предназначен для указания состояния (занято-свободно) первого, второго и третьего буферных регистров соответственно.

Мультиплексор 15 (например, первого блока 1) предназначен для подключе5

f0

50 ния любого из модулей 17 к первому буферному регистру 10 или к шине межмодульной связи. Эта дает возможность оРганизовать обмен между модулями

17 па межмодульной связи а Обмен меж ду модулями различных групп (например, модулями 17 и 1:) через первые буферные регистры 10.

Первый управляющий выход мультиплексора 15 подключен к первому управляющему входу узла 9 синхронизации и предназначен для установки триггера узла 9 в полажение "Запрос".

Мультиплексор 15 подключен также к управляющему входу регистра состояний 14, по этом входу поступает сигнал "Принято" и триггер третьего буферного регистра 12 устанавливается в состояние "Свободно".

Связь узла 13 с мультиплексором

15 используется для передачи сигнала разрешения на подключение.очередного модуля 17 к первому буферному регистру 10.

На управляющие входы мультиплексоров 15, связанные с модулями, поступают запросы на внутригрупповые (межмодульные) или межгрупповые обмеч ны между модулями вычислительной системы.

Устройство работает следующим образом.

Работу устройства связи рассмот-> рим на примере работы первого блока

1 сопряжения, к которому подключены модули 17, совместно с блоком синхронизации 10. Модули каждой группы можно разделить на пассивные (оперативная память) и активные (процессеоры, диски.и т.п.) . В последних можно выделить синхронные (диски, ленты) н асинхронные (процессоры, терминалы и т.п.)модули.

В вычислительной системе происходят парные взаимодействия активных и пассивных модулей, причем после посылки сообщения пассивному модулю, активный модуль ожидает ответа. В силу этого целесообразно исполЬзовать оборудование приемного регистра 2, элемента ИЛИ 3 и передающего регистра 4 для работы пары модулей — активные -пассивный.

Количество активных модулей 17 зависит от того, являются ли они синхронными или асинхронными. Если активный модуль синхронный, то он . входит в группу только с одним пассивным модулем. Количество асинхронных активных модулей, соединенных с пассивным модулем более одного, приводит к эффективному использованию оборудования приемных 2 .регистров, элементов ИЛИ 3 и передающих регистров 4.

В работе модулей системы можно выделить внутригрупповые и межгрупповые обмены. Реализация первых через

802957 мультиплексор 15 и прямые межмодульные связи позволяет снизить нагрузку на приемные 2 и передающие 4 регистры через которые происходят межгрупповые обмены.

Синхронные активные модули должны получать гарантированное обслуживание, так как они не могут ожидать. Ввиду того, что слова информации жестко не закрепляются за группами модулей, необходимо обеспечить более высокий приоритет синхронных активных модулей при межгрупповых обменах.

В целом, число блоков 1 и количество приемных регистров 2, элементов

ИЛИ 3 и передающих регистров 4 должно быть не менее числа пар активныхпассивных, модулей, при этом в оилу первого приоритета активных синхронных модулей они всегда будут получать гарантированное обслуживание, а параметры обслуживания асинхронных 2() активных модулей будут меняться в зависимости от нагрузки со стороны синхронных активных моделй. Такая организация устройства связи позволяет адаптировать его пропускную способность к входной рабочей нагрузке.

П® пуску устройства связи блок синхронизации начинает вырабатывать обе серии сигналов A и В, под управлением которых в магистрали(представляющей собой совокупность приемных 2, передающих 4 регистров, элементов ИЛИ 3 и информационных связей между ними) начинает циркулировать свободные слова. По каждому А сигналу информация приемных регистров передается в передающие регистры.

Сигнал В осуществляют сдвиг информации предыдущих передающих регистров 4 в последующие приемные регистры 2.

Каждый блок 1 сопряжения может 4Q работать в одном из трех режимов:

"Чтение", "Запись", "Межмодульный обмен".

Ч т е е. По сигналу В информация передающего регистра 4 пересылается в приемный регистр 2, управляющий регистр 8 устанавливается в состояние "Свободно" (Св„) и "Чтение" (Чт.), опрашивается узел 9 синхронизации на наличие запроса мультиплексора 15. мультиплексор 15 запрос и переходит в режим ожидания. В соответствии с приоритетом модуля 17 его информация принимается B регистр мультиплексора

15 и одновременно посылается запрос на первый вход узла 9 синхронизации.

По сигналу В управлявший регистр

8 переводится в состояние (Чт.) и (Св.1), опрашивается узел 9 и при наличии запроса устанавливается триггер запроса в узле 9.

По сигналу А информация из регистра мультиплексора 15 и регистра адреса (адрес отправителя) в парафазном коде переписывается в первый регистр 10, триггер состояния первого буферного регистра 10 в регистре состояний 14 устанавливается в положение "Занято". В 15 посылается сигнал "Запрос удовлетворен", по которому мультиплексор 15 переходит к обработке следующего запроса от одного из модулей 17.

По сигналу А из распределителя импульсов 5 узел 13 опрашивает схему сравнения б.

Если схема сравнения б отвечает

"Свободно", то управляющий регистр 8 переходит в состояние "Занято", "Запись", а по сигналу А< информация из первого буферного регистра 10 переписывается через элемент ИЛИ 3 в передающий регистр 4, триггер запроса в узле 9 синхронизации и триггер состояния первого буферного регистра 10 в регистре состояний 14 сбрасывается.

Если схема сравнения 6 отвечает "Равно", и третий буферный регистр 12 свободен, то информация передающего регистра 4 пересылается в третий буферный регистр 12, задержанным сигналом передающий регистр 4 сбрасывается и управляющий регистр 8 переходит в состояние "Занято", "Запись".

Сигналом A информация приемного регистра 2 пересылается в передающий регистр 4 ° Если запрос не поступил, то по сигналу A узел 13 опрашивает схему сравнения 6, в разультате чего на ее выходе появится одкн из следующих сйгналов: "Свободно" (Св ), "Равно", "Занято" и "Асинхронный модуль" (Знт,AN)

Сигналы СВ и Знт.AN в этом режиме не используются, так как они указывают на то, что поступившее слово не адресовано ни одному иэ модулей

17 группы.

По сигналу "Равно" и свободному третьему буферному регистру 12 информация из передавшего регистра 4 в парафазном коде поступает в третий буферный регистр 12, а с выхода узла

13 в соответствующий модуль 17 поступает сигнал "Принять". Состояние управляющего регистра 8 меняется на

"Занято" и "Запись", триггер регистра состояний 14, указывающий состояние третьего буферного регистра 12, переводится в состояние "Занято". Задержанным сигналом из узла 13 переда- ющий регистр 4 сбрасывается.

По сигналу "Принято" выбранный модуль 17 пересылает на свой внутренний регистр информацию из третьего буферного регистра 12, после чего с управляющего выхода модуля 17 в мульти-плексор 15 поступает сигнал "Принято", по которому триггер третьего буферного регистра 12 в регистре состояний 14 сбрасывается.

3 а п и с ь. После обработки принятой информации модуль 17 посылает в

802957

По сигналу А выполняются те же действия, что и при получении ответа

"Свободно" из схемы сравнения б.

Если схема сравнения б отвечает

"Равно" и буферный регистр 12 занят, то информация передающего регистра

4 принимается во второй буферный регистр 11 и далее выполняются такие же действия, как и при получении ответа "Знт. AN".

Если схема сравнения б отвечает

"Знт.AN", то при установленном в узле 9 триггера запроса (запрос получен от синхронного модуля) и занятом первом буферном регистре 10 информация передающего регистра 4 в пара- 15 фазном коде пересылается во второй буферный регистр 11, УСтанавливается триггер состояния второго буферного регистра 11 в регистре состояний 14, задержанным сигналом передающий ре- 20 гистр 4 сбрасывается и управляющий регистр переходит в состояние "Занято", "Запись". По сигналу А выполняются те же действия, что и при получении ответа "Свободно" из схемы сравнения 6.

В следующем такте, если по сигналу A получен ответ "Свободно" из схемы сравнения б, то управляющий регистр переходит в состояние "Занято", "Запись", а по сигналу А и установленному триггеру состоянйя второго буферного регистра 11 в регистре состояний 14 информация второго буферного регистра пересылается в передаюций регистр 4, триггер состояния второго буферного регистра в регистре состояний 14 сбрасывается.

Межмодуль ный обмен.

Данный режим используется для передачи информации между модулями одной 40 и той же группы. Некоторый модуль 17 (например, 17-1) иницирует обмен посылкой сигнала в мультиплексор 15. в соответствии с приоритетом запроса мультиплексор 15 подключает модуль 17-1 к шине межмодульных связей. Получив доступ к шине модуль

17-1 становится "ведущим" и посылает по шине межмодульных связей запрос, например, в модуль 17-2. Если запрашиваемый модуль 17-2 не занят обменом, то он становится "ведомым". Между "ведущим" и "ведомым" модулями происходит обмен информацией.

Если модуль 17- 2 занят обменом, то запрос модуля 17-1 запоминается в буферном регистре модуля 17-2. После того, как модуль 17-2 закончит предыдуций обмен, он проводит анализ своего буферного регистра, и, обнаружив запрос модуля 17-1, выставляет запрос на шину межмодульного обмена.

Получив шину 17-2 он сам становится

"ведущим". Взаимодействие продолжается до окончания обмена, Таким образом устройство обладает более высоким быстродействием чем прототип, поскольку слово отводится не каждому модулю, как это сделано в прототипе, а каждой паре". активный модуль-пассивный модуль: для активных асинхронных модул и используется мультиплексирование средств магистрали: магистраль занимается только межгрупповыми обменами.

Формула изобретения

Устройство связи для вычислительной системы, содержащее блок синхронизации и М блоков сопряжения, каждый иэ которых включает передающий и приемный регистры; распределитель импульсов, управляюций регистр, узел синхронизации, узел коммутации управляющих сигналов, схему сравнения, регистр адреса, первый буферный регистр и элемент ИЛИ, причем выход передаюцего регистра i-го блока сопряжения соединен с информационным входом приемного регистра i+1-го блока сопряжения (i=1,M) выход передающего регистра М-го блока сопряжения соединен с информационным входом приемного регистра первого блока сопряжения, а в каждом блоке сопряжения выход приемного регистра подключен к первому входу элемента ИЛИ, второй вход которого соединен с выходом первого буферного регистра, а выход с информационным входом передающего регистра, выход которого подключен к первому входу схемы .равнения, первый управлякщий вход — с первым выходом блока синхронизации, а второй управляющий вход — с первым выходом узла коммутации управляющих сигналов, г второй выход которого подключен к управляющему входу первого буферного регистра, первый и второй входы — соответственно к выходам распределителя импульсов и узла синхронизации, а первый и второй входы -выходы соответственно — к выходам -входам схемы сравнения и управляющего регистра, выход регистра адреса соединен с вторым входом схемы сравнения и первым информационным входом первого буфер-. ного регистра, вход распределителя импульсов подключен к управляющим вхо-, дам приемного регистра и второму выходу блока синхронизации, о т л и ч аю щ е е с я тем, что, с целью повышения пропускной способности устройства, в каждый блок сопряжения введены регистр состояния, второй и третий буферный регистры и коммутатор информации, причем в каждом блоке сопряжения группы информационных и управляющих входов коммутатора информации являются соответственно группам информационных и управляющих входов устройства, а первый и второй управляю802957

12 щие выходы - соединены соответственно с первым управляющим входом узла синхронизации и входом регистра состояний, вход-выход которого подключен к третьему входу-выходу узла коммутации управляющих сигналов, седьмой выход которого соединен с входом коммутатора информации, первым и вторым информационными выходами подключенного соответственно к, выходу из первой группы информационных выходов устройства и вторбйу информационному входу первого буферного регистра, третий выход узла коммутации управляющих сигналов является выходом иэ второй группы управляющих выходов устройства, четвертый и пятый выход под- 15 ключены соответственно к управляющим входаМ второго и третьего буфер ных регистров, информационные входы которых соединены с выходом передающего регистра, а выходы — соответственно с вторым входом элемента ИЛИ и с выходом иэ второй группы информационных выходов устройства, второй управляющий вход узла синхронизации соединен с входом управляющего регистра и первым управляющим входом передающего регистра, а третий управляющий вход — с шестым выходом узла коммутации управляющих сигналов.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 444062, кл. 6 06 F 9/00, 1972.

2. Авторское свидетельство СССР по заявке Р 255?320/18-14 кл. G 06 F 3/04, 1977 (прототип) .

802957

Составитель B. Вертлиб

Ре актор Е. Гонча Тех д A.Áàáèíåö Корректор Г.Решетник

Заказ 10620/61 Тирая(756 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035 Москва Ж-35 Раушская наб. . 4 5

Филиал ППП "Патент", г. Ужгород, ул. Проектная,