Устройство для деления

Устройство для деления

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ИТИЛЬСТВУ

Союз Советских

Социалистическик

Респубпик

«ц802962 (61) Дополнительное к авт. саид-ву (22) Заявлено 030278 {21) 2592120/18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 0702.81. Бюллетень № 5

Дата опубликования описания 100281 (5 ) 3

G F 7/52

Государственный комитет

СССР по делам изобретений и открытий (53) УРК б 8 1. 32 5 (088.8) (72) Авторы изобретения

Б.Г. Лысиков, Б.В. Цесин и A.À. Шостак (71) Заявитель

Минский радиотехнический институт (54) УСТРОИСТВО ДЛЯ ДЕЛЕНИЯ

Изобретение относится к вычислительной технике и может быть применено при разработке быстродействующих устройств деления, удобных для изготовления в составе больших интегральных схем (БИС).

Известно устройство для деления чисел, формирующее в каждом такте две цифры частного и содержащее регистры делителя и частного, сумматор, узел формирования утроенного делителя, шесть схем сравнения, узел формирования цифр частного, цепи однотактного сдвига на два разряда в сумматоре и регистре частного, блок управления $1). Время деления и-разрядных чисел в этом случае примерно рав но т(= () ). 7ь

A cp сл сд ак где K р — время сравнения чисел;

20 — время сложения двух и-раэсл рядных чисел, 1 — время однотактного сдвига на два разряда, 25 — время формирования кратных. делителя.

Основными недостатками известного устройства являются сложность структуры и относительно низкое быстродействие, так кпк в каждом такте формируются только две цифры частного, а длительность такта достаточно велика.

Известно устроЙство для деления, содержащее регистры делимого и делителя, сумматор округления, шифратор цифр частного, и/k k-разрядных умножителей, и-разрядность регистров операндов, 2 с k а и/r, сумматор произведений, три вычитателя, компаратор остатка, счетчик коррекции частного, при этом первая группа входов шифратора цифр частного соединена с выходами сумматора округления, вход переноса которого соединен с шиной логической единицы, группа k выходов шифратора цифр частного соединена с входами первой группы j ãî умножителя (j = I,....,n/k), вторая группа входов, которого соединена с j-ой группой k выходов регистра делителя, выходы умножателей соединены с входами сумматора произведений, выходы которого соединены с входами вычитаемого вычитателя, входы уменьшаемого вычитателя соединены с выходом регистра делимого, выходы шифратора цифр частотного соединены с входами счетчика коррекции частного, выходы (k+2) старших разрядов регистров делимого и делителя соединены соот802962 ветственно второй группой входов шифратора частного и входами слагаемого сумматора округления (21, К недостаткам данного устройства относится большая аппаратурная избыточность при получении многоразрядного частного.

Достигается это тем, что устройство для деления чисел, содержащее и-разрядные регистры делимого и делителя, блок управления, сумматор округления, шифратор цифр частного, n/k к-разрядных умножителей, сумматор произведений, вычитатель, причем первая группа входов шифратора цифр частного соединена с выходами сумматора округления, вход переноса которога соединен с шиной логической единицы, k выходов шифратора цифр частного соединены с входами первой группы j-ro умножителя (j = 1...,n/k), вторая группа входов каждого из которых соединена с j oé группой k выходов регистра делителя, выходы умножителей соединены с входами сумматора произведений, выходы которого соединены с входами вычитаемого вычитателя, входы уменьшаемого вычитателя соединены с выходом регистра делимого, содержит сумматор частного, при-" чем входы младших разрядов сумматора частного соединены с k выходами шифратора цифр частного, вход управления сдвигом íà k - 1 разрядов сумматора частного соединен с выходом блока управления, выходы вычитателя с

k-ro по (n + k)-ый соединены с входами регистра делимого, выходы (k+3) старших разрядов регистров делимого и делителя соединены соответственно с второй группой входов шифратора цифр частного и с входами сумматора округления.

На чертеже представлена схема уст;ройства, содержащая и-разрядные регистры 1 и 2, соответственно делимого и делителя, сумматор 3 частного с цепью однотактного -сдвига íà (k-1) разрядов (цепь сдвига на чертеже не показана), блок 4 управления, сумматор 5 округления, шифратор цифр частного б, n/k k-разрядных умножителей

7 для формирования 2 k-разрядных произведений, сумматор 8 произведений и вычитатель 9. Предполагается, что сумматор 5 округления, шифратор б, умножители 7, сумматор 8 и вычитатель 9 выполнены в виде комбинационных схем.

В определенных случаях может оказаться целесообразным реализация шифратора 6 цифр частного в виде делителя с матричной структурой, состоящего из k(k + 3)-разрядных сумматоров.

36

50

Целью предлагаемого изобретения является сокращение аппаратурных затрат.

Устройство работает следующим образом. В исходном достоянии в регистре 1 делимого хранится прямой и-разрядный код делимого, в регистре 2 делителя — прямой и-разрядный код делителя (здесь предполагается, что делимое и делитель положительные двоичные числа с нулевой целой частью). Сумматор 3 частного в исходном состоянии обнулен. В сумматоре 5 округления производится прибавление к (k + 3) старшим разрядам делителя единицы в их младший разряд.

Этим самым устраняется возможность получения в шифраторе б цифр частного, в котором производится деление (k + 3) старших разрядов делимого на (k + 3) старших разряда делителя, частного с избытком. Можно показать, что абсолютная погрешность (разность между значением частного, получаемым при делении и-разрядных чисел и значением частного, получаемым при делении усеченных (k + 3)-разрядных чисел) при этом будет заключена в пределах

При этом значении k-разрядного частного, получаемого при делении усеченных чисел, может быть либо равно значению старших k разрядов частного, получаемых при делении и-разрядных чисел, либо меньше его на единицу младшего разряда с весом

2 (в дальнейшем будем говорить соответственно о точном и неточном значениях k-разрядного частного на выходе шифратора б цифр частного).

С помощью умножителей 7 и сумматора 8 произведений формируется произведение и-разрядного делителя на

k-разрядное частное, а с помощью вычитателя 9 формируется очередной остаток, определяемый как разность между содержимым регистра 1 делимого и содержимым сумматора 8. Таким образом, в каждом такте работы устройства для деления чисел формируется остаток и k-разрядное частное. Остатак, полученный на выходе вычитателя

9, со сдвигом íà (k - 1) разрядов влево (в сторону старших разрядов) записывается в регистр 1 делимого и служит в следующем такте работы устройства в качестве делимого, k-разрядное частное, полученное на выходе шифратора б цифр частного, записывается в k-младших разрядов сумматора 3 частного, причем его старшая цифра является корректирующей для частного, сформированного к данному такту. Коррекция частного производится путем прибавления старшей цифры

k-разрядного частного в младший разряд частного, полученный к данному такту. Время деления п-разрядных чи-сел в этом случае будет примерно равно

Р1 и

А К1 Ф где, — время формирования остатка.

802962

Округление результата в данном устройстве в принципе может быть организовано точно таким же образом, как и в известных устройствах.

Ниже рассматривается пример, поясняющий принцип работы и структурные особенности предлагаемого устройства для деления чисел (для определенности и и k выбраны соответственно равными 9 и 4).

Пусть х = 0,11111111;У=0,10100000.

Значение частного z = х/у=1,10011000. 1О

В предлагаемом устройстве вычислительный процесс по определению частного организован следующим образом.

1-й такт. В регистре делимого 1 хранится значение х = 0,11111111, в регистре 2 делителя хранится значение у = 0,10100000; в сумматоре 3 частного z = 0,000000000: в сумматоре 5 округления формируется результат а = у„ + 2 = 0,101000+0,000001 = щ

0,101001; в шифраторе 6 цифр частного вырабатывается 4-х разрядное частное z = х„: а = 0,111111:0,101001=

1,100; с помощью умножителей 7 и сумматора 8 формируется произведение

Ь = у-z = 0,10100000 1,100

0,11110000000, с помощью вычитателя 9 формируется очередной остаток

С = х — Ь = 0, 11111111-0, 11110000000=

0,00001111000. Сформированный остаток С записывается в регистр 1 дели- 3() мого со сдвигом на три разряда влево, а сформированное частное z — в сумматор 3 частного, после чего осуществляется сдвиг его информации на три разряда в сторону старших разря- 35 дов.

2-й такт. B регистре 1 делимого х = 0,01111000, в регистре 2 делителя у = 0,10100000, в сумматоре 3 частного z = 0,001100000;а=0,101001; 4g

z = 0,011110 : 0,101001 = 0,101; у - z = 0,01100100000; С = х — 0,00010100000. Сформированный остаток записывается в регистр 1 делимого со сдвигом на три разряда влево, а сформированное частное — в сумматор 3 частного, где возможна коррекция его содержимого, после чего осуществляется сдвиг информации в сумматоре 3 частного на три разряда.

3-й такт. х = 0,10100000; у

0,10100000, z = 1,100101000; а

0,101001; z = 0,101000: 0,101001

0,111; Ь = у z = 0,10001100000;

C = х — Ь = 0,00010100000. В сумматоре 3 частного после третьего такта 55

1,100101111, а в регистре 1 делимого x = 0,1010000. На этом процесс деления заканчивается и производится округление частного. Окончательно по. лучаем z = 1,10011000.

Таким образом структурные особенности устройства позволяют придти к меньшим апаратурным затратам по сравнению с известным устройством за счет исключения двух вычитателей и коммутатора.

Формула изобретения

Устройство для деления, содержащее регистры делимого и делителя, блок управления, сумматор округления, шифратор цифр частного, и/k k-разрядных умножителей (и-разрядность регистров операндов, 2 6 k а и/2), сумматор произведений, вычитатель, причем первая группа входов шифратора цифр частного соединена с выходами сумматора округления, вход переноса которого соединен с шиной логической единицы, k выходов шифратора цифр частного соединены с входами первой группы j-го умножителя (j=l,...,п/k), вторая группа входов которого соединена с j-ой группой k выходов регистра делителя, выходы умножителей соединены с входами сумматора произведений, выходы которого соединены с входами вычитаемого вычитателя, Входы уменьшаемого вычитателя соединены с выходами регистра делимого, входы управления регистров делимого и делителя соединены с выходбм блока управления, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, устройство содержит сумматор частного, причем входы младших разрядов сумматора частного соединены с k выходами шифратора цифр частного, вход управления сдвигом на (М вЂ” I) разряд сумматора частного соединен с выходом блока управления, выходы вычитателя с k-ro no (и + k)-й соединены с входами регистра делимого, выходы (k + 3) старших разрядов регистров делимого и делителя соединены соответственно с второй группой входов шифратора цифр частного и с входами сумматора округления.

Источники информации, принятые во внимание при экспертизе

1. Папернов A.A. Логические основы ЦВТ.- N. . "Сов. радио", 1972, с. 242-246.

2. Авторское свидетельство СССР по заявке 9 2546280/18-24, кл. G 06 F 7/52, 1977 (прототип).

802962

Тираж 756 Подписное

BHHHHH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, X-35, Раушская наб., д. 4/5

Заказ 10625/62

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель Г. Плешев

Редактор Е. Гончар Техред Т. Иаточка Корректор М. Коста