Устройство для регистрациидинамических деформаций

Устройство для регистрациидинамических деформаций

Иллюстрации

Показать все

Реферат

 

Союз Советских

СоциаЛистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСК©МУ СЭ ИВЛЬСТВМ

«»805060 (6! ) Дополнительное к авт. свид-ву— (22) Заявлено 04.1077 (21) 2532129/25-28 с присоединением заявки HP

Р )М. Кл.

G 01 В 7/16

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет

Опубликовано15.02,81, Бюллетень HPá (53) УДК531.781..2 (088.8) Дата опубликования описания 1М2 81 (54) УСТРОЙСТВО ДЛЯ РЕГИСТРАЦИИ ДИНАМИЧЕСКИХ

ДяфОРИАЦИЙ

Изобретение относится к измерительной технике и может быть использовано при контроле усталости деталей машин от воздействия нагрузок, произвольно изменяющихся во времени.

Известно устройство для регистрации мгновенных значений измеряемых динамических деформаций, содержащее набор амплитудных дискриминаторов и цифровой многоканальный регистратор в виде набора счетчиков, подключенных к выходам дискриминаторов (1) .

Однако это устройство имеет одинаковую чувствительность к полезному сигналу и к электрическим помехам поступающим на его выход,что снижает достоверность результатов йвмереннй.

Наиболее близким к изобретению по технической сущности и достигаемому 20 результату является устройство длл регистрации динамических деформаций, содержащее набор амплитудных дискриминаторов с блоками подавления помех, выполненными в виде триггеров, виходы которых соединены со входами опорного напряжения дискриминаторов, и цифровой многоканальный регистре» тор в виде набора счетчиков по числу выходов дискриминаторов 12 .. 36

Однако и зто устройство имеет низкую помехоустойчивость, так как при прохождении сигнала на границе зон квантования и наличии помехи, каждый переход сигнала через границу регистрируется как цикл нагружения.

Цель изобретения — повышение помехоустойчивости.

Указанная цель достигается тем, что устройство снабжено схемой ИЛИ число входов которой на единицу меньше числа дискриминаторов, и реле времени, вход которого соединен с выходом схемы ИЛИ, каждый блок подавления помех, выполнен в виде цепи логических элементов и содержит формирователи прямого и инверсного сигнала, входы которых соединены с выходом дискриминатора, и триггер, вход установки 1 которого соединен с выходом формирователя инверсного сигнала, все блоки, кроме последнего содержат по две схемы Й, первая нз которых одним своим входом соединена с выходом формирователя прямого сигнала и выходом — co входом установки 0 триггера, а вторая своим выходом соединена с соответствующим входом схемы ИЛИ, все блоки, кроме первого и последнего, содержат тре805060 тью схему И, которая одним входом соединена с прямым выходом триггера, и одним входом второй схемы И, инверсный выход триггера каждого блока соединен со вторыми входами первой и третьей схем И предыдущего блока и третьим входом первой схемы И последующего блока, другой вход второй схемы И каждого блока соединен .с выходом формирователя прямого сигнала последующего блока, выход реле времени соединен с.дополнительными входами установки 0 каждого триггера, а цифровой регистратор выполнен в виде дешифратора, входы которого соединены с выходами второй и третьей схем И каждого блока и прямым 15 выжодом триггера последнего блока и набора Счетчиков, входы которых соединены с выходами дешифратора.

Иа фиг. 1 приведена электрическая схема устройства для регистрации динамических деформаций; на фиг. 2 диаграммы, поясняющие его работу.

Устройство для регистрации динамических деформаций содержит набор ,из и амплитудных дискриминаторов 1 блоками 2 подавления помех, каждый из кс>,,:орых содержит формирователи

3 и 4 прямого и инверсного сигнала, входы которых соединены с выходом дискриминатора 1, и триггер 5, вход установки 1 которого соединен с З© выходом формирователя 4 инверсного сигнала. Все блоки, кроме последнего, содержат по две схемы б и 7, И, первая их которых одним своим входом соединена с выходом формирователя 3 И прямого сигнала и выходом — со входом установки 0 триггера 5. Все

0 блоки, кроме первого и последнего, содержат третью схему 8 И, которая одним входом соединена с прямым вы- 4Q ходом триггера 5 и одним входом второй схемы 7 И, инверсный выход триггера 5 каждого блока соединен со вторыми входами первой и третьей схем

6 и 8 И предыдущего блока и третьим входом первой схемы б и 8 последующего блока, другой вход второй схемы

7 И каждого блока соединен с выходом формирователя 3 прямого сигнала после. дующего блока, Устройство содержит также схему

9 ИЛИ, =-:и-ело входов которой на единицу меньше числа дискриминаторов, реле

10 времени, вход которого соединен с выходом схемы 9 ИЛИ, выход - с дополнительными входами установки 0 каждого триггера 5. Цифровой регистратор 11, выполненный в виде дешифратора 12р входы которого соедннены с выходами второй и третьей схем 7 и

8 И каждого .блока и прямым выходом 40 триггера 5 последнего блока и набора счетчиков 13, входы которых соединены с выходами дешифратора. Регистратор 11 содержит (n-1) групп счетчиков 13. Каждая группа 65 счетчиков отнесена к определенному уровню (кроме первого уровня). Число счетчиков внутри группы равно числу уровней, предшествующих тому уровню, к которому эта группа счетчиков отнесена.

Содержимое всех счетчиков данной группы равно количеству измеренных циклов нагружения, максимумы которых находились на данном уровне, а содержимое отдельного счетчика данной группы равно той части этих циклов, минимумы которых находились на одном из предыдущих уровней.

Такая структура позволяет получить в результате измерений информацию о количестве циклов нагружения с различными максимумами и минимумами о количестве максимумов и минимумов деформации на том или ином уровне.

На фиг. 2 показаны кривые зависимости деформации от времени А, напряжения помехи от времени Б и суммарного сигнала В от датчиков деформации с наложенными помехами, поступающего на вход устройства.

Устройство работает следующим образом.

При увеличении входного сигнала он проходит через первый и второй уровни (фнг. 2, точки 1 и 2), в результате чего на выходах дискриминаторов появятся положительные перепады напряжения, которые поступят на входы формирователей 3 и 4. При этом формируются импульсы формирователями 3 первого блока. Импульсы с выхода формирователя 3 через схему б поступают на нулевой вход триггера 5 (триггеры предварительно устанавливаются в ноль), тем самым подтверждая его исходное состояние. Импульс с выхода формирователя 3 второго, блока поступает одновременно в первый блок на второй вход схемы 7 И (который блокирован нулевым потенциалом с единичного выхода триггера 5) и во второй блок через схему б И на нулевой вход триггера 5. .Исходное состояние схем не меняется. уменьшаясь, сигнал проходит через второй уровень (см. фиг. 2, точка 3).

При этом отрицательный перепад напряжения с выхода дискриминатора второго блока поступает на вход формирователей 3 и 4, в результате чего импульс с выхода формирователя 4 установит триггер 5 в единичное состояние.

При дальнейшем уменьшении сигнала он пересекает первый уровень (точка

4) . При этом в первом блоке импульс с выхода формирователя 4 установит в единичное состояние триггер 5.

Увеличиваясь, сигнал снова пересекает первый уровень (точка 5) . Прн этом импульс с выхода формирователя

3 не пройдет на нулевой вход триггера 5, так как схема б И блокирована

805060 нулевым потенциалом с нулевого выхо-, да триггера 5 следующего блока.

При дальнейшем увеличении сигнала он проходит через второй уровень (точка 6), в результате во втором блоке с выхода формирователя 3 5 поступит импульс, который не пройдет на нулевой вход триггера 5, так как схема 6 И блокирована по третьему входу нулевым потенциалом с нулевого выхода триггера 5 первого блока, а поступит через схему 7 И первого блока на соответствующий вход дешифратора 9. На другой вход дешифратора ранее был подан разрешающий потенциал с ециничного выхода триггера 5 второго блока через схему 8 И, в резуль- 15 тате чего импульс с выхода схемы 7

И пройдет через дешифратор 12 и запишется в соответствующий счетчик

13 регистратора 11.

Таким образом, этот импульс будет 2О свидетельствовать о. регистрации цикла нагружения с максимумом на втором уровне и минимумом на первом уровне.

Кроме того, импульс с выхода схемы / И через схему 9 ИЛИ и реле 10 времени поступит на нулевые входы триггеров 5 и установит их в исходное состояние.

Реле 10 времени обеспечивает нормальную работу схемы.

Задержка на сброс триггеров 5 необ- ® ходима для четкой дешифрации и запи-. си импульса в счетчик 13.

При дальнейшем уменьшении сигнала, он пересекает второй уровень (точка

7), при этом во втором блоке импульс с формирователя 4 устанавливает триггер 5 в единичное состояние.

Увеличиваясь, сигнал вновь пересекает второй уровень (точка 8), в результате чего во втором блоке импульс gp с выхода формирователя 3 поступает через схему 6 И и устанавливает триггер 5 в исходное состояние. Этот импульс не проходит на дешифратор, так как в нервом блоке схема 7 И блокирована нулевым потенциалом с единичного выхода триггера 5.

Таким образом, устройство не зарегистрировало в памяти ложный цикл, вызванный помехой.

$0

При дальнейшем увеличении сигнала он проходит через третий, 1-й уровни (точки 9 и 10}, с формирователей

3 этих уровней поступают импульсы, которые не меняют состояние схемы. у

При последующем уменьшении сигнала он вновь пересекает 1-й и третий уровни (точки 11 и 12} . При этом триггеры 5 i-го и третьего блоков уста навливаются в единичное состояние, причем на соответствующий вход дешиф- 4 } ратора 12 подан разрешающий потенциал только с единичного выхода триггера

5 i-о блока, так как сигнал с единичного выхода триггера 5 третьего блока блокирован нулевым потенциалом с - 65 нулевого выхода триггера i-о блока, i который подается на первый вход схемы 8И.

Увеличиваясь, сигнал пересекает третий уровень (точка 13) . Импульс с выхода формирователя 3 не пройдет ни через схему 6 И, ни эрез схему 7 И, так как они блокированы соответственно нулевыми потенциалами с нулевого выхода триггера i-,o блока и с единичного выхода триггера 5 второго блока.

При уменьшении сигнала он пересекает третий уровень (точка 14) и импульс, поступивший с выхода формирователя 4 на единичный вход триггера

5, только лишь подтверждает его единичное состояние.

При последующем увеличении сигнал пересекает третий уровень (точка 15).

Импульс .с выхода формирователя 3 вновь не пройдет через схемы 6 и 7 И.

При пересечении сигналом i-о уровня (точка 16) с формирователя 3 этого уровня поступит импульс, который не пройдет на нулевой вход триггера

i — o блока, но пройдет через схему

7 -И, на первый вход которого подан единичный потенциал с единичного выхода триггера 5, и поступит на соот- вЕтствующий вход дешифратрра 12 и запишется в соответствующий счетчик

13, что будет свидетельствовать об изменениии и регистрации цикла нагружения с максимумом на iM уровне, а минимумом на третьем..

Кроме того, импульс с выхода схемы 7 И через схему 9 ИЛИ и реле 10 времени установит триггеры 5 в исходное состояние. Таксам образом, в . этом случае измерен действительный цикл нагружения и не учтены ложные циклы, внесенные помехой.

При дальнейшем увеличении сигнала он пересекает (n-1} -й уровень (точка 17), что ке приводит к изменению состояния схемы устройства.

Уменьшаясь, сигнал проходит через (п — 1), i — й, третий и второй уров- ни (точки 18-21) . Импульсы с формирователей 4 этих блоков устанавливают триггеры этих блоков в единичное состояние.

На соответствующий вход дешифратора 12 будет подан разрешающий нотенциал только с единичного выхода триггера 5 (n-1) -ого блока, т.е. единичные потенциалы с единичных выходов остальных триггеров 5 будут блокированы нулевыми потенциалами .с нулевых выходов триггеров последующих блоков.

В дальнейшем при увеличении сигнала (точка 22) импульс с формирователя 3 не проходит через схему 6 И, которая блокирована нулевым потенциалом с нулевого выхода триггера 5, и через схему 7 И,которая блокирована нулевым потенциалом с единичного выхода триггера 5. При уменьшении,сигнала .(точка 23) импульс с выхода фор805060 мирователя 4 поступает на единичный вход триггера 5 и подтверждает его еднничное состояние, Аналогично. работает схема и при дальнейшем изменении сигнала (точки 24 и 25) .

При следующем уменьшении сигнала (точка 26) импульс с выхода формирователя 4 устанавливает триггер 5 в единичное состояние.

Увеличиваясь, сигнал пересекает первый уровень (тбчка 27), в результате чего в первом блоке импульс с выхода формирователя 3 поступает на схему 6.однако он не проходит на нулевой, вход триггера 5,так как схема 6 К блокирована нулевым потенциалом с ну- 1$ левого выхода триггера 5 второго бло ка °

При дальнейшем увеличении сигнала (точка 28) импульс с выхода формирователя 3 не проходит через блокирован-З1 ную схему 6 И, но проходит через схему 7 И, на первый вход которой подан единичный потенциал с единичного выхода триггера 5. С выхода схемы 7 И импульс поступает на соответствующий вход дешифратора 12 (на другой вход дешифратора 12 ранее был подан разрешающий сигнал с единичного выхода триггера 5 блока (n-1) через схему 8 И и далее на соответствующий счетчик 13. Запись этого импульса в счетчик 13 будет свидетельствовать об изменении цикла нагружения с максимумом íà (n-1) уровне и минимумом на втором уровне.

Таким образом, при измерении ука- 35 ванного процесса нагружения устройством зарегистрированы три действитель ных цикла (фиг. 2 диаграмма A) и не зарегистрированы ложные циклы, вызванные наложением помех. 40

Положительный эффект от внедрения предлагаемого изобретения заключается в повышении точности и достоверности измерения циклических деформаций при наличии помех, Источники информации, принятые во внимание при экспертизе

4 1. Авторское свидетельство СССР

М .228980, кл. G 01 B 7/16, 1967.

2. Патент C(t)A Р 3733424, формула изобретения

Устройство для регистрации динамических деформаций, содержащее набор амплитудных дискриминаторов с блоками подавления помех и цифровой многоканальный регистратор, о т л ич а ю щ е е с я тем, что, с целью повышения помехоустойчивости, оно снабжено схемой ИЛИ, число входов которой на единицу меньше числа дискриминаторов, и реле времени, вход которого соединен с выходом схемы ИЛИ, каждый блок подавления помех выполнен в виде цепи логических элементов и сосодержит формирователи прямого и инверсного сигнала, входы которых соединены с выходом дискриминатора, и триггер, вход установки 1 которогосоединен с выходом формирователя инверсного сигнала, все блоки, кроме последнего, содержат по две схемы И, первая из которых одним своим входом соединена с выходом формирователя прямого сигнала и выходом - со входом установки 0 триггера, а вторая своим выходом соединена с соответствующим входом схемы ИЛИ, все блоки кроме первого и последнего, содержат третью схему И, которая одним входом соединена с прямым выходом триггера

1 и одним входом второй схемы И, инверсный выход триггера каждого бло Ra соединен со вторыми входами первой и третьей схем И предыдущего блока и третьим входом нервои схемы И последующего блока, другой вход второй схемы И каждого блока соединен с выходом формирователя прямого сигнала последующего блока, выход реле времени соединен с дополнительными входами установки 0 каждого триггера, а цифровой регистратор выполнен в виде дешифратора, входы которого соединены с выходами второй и третьей схем И каждого блока и прямым выходом триггера последнего блока, и набора счетчиков, входы которых соединены с выходами дешифратора. кл. 73/88.5, 1973 (прототип) .