Устройство для измерения скорости

Устройство для измерения скорости

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

<о805177

Ф

К АВТОРСКО(МУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свнд-ву (22) Заявлено 09. 04. 79 (21) 2750664/18-10 (53)М. Кл с присоединением заявки ¹

G 01 P 3/489

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет

Опубликовано 15,02.81 Бюллетень № 6

Дата опублнкованияописания 15. 02. 81 (53) УДК 5 31. 77: 621. . 317. 39 (088. 8) (72) Авторы изобретения

E.Â. Горохов, В.И. Устинов, В.A. Арманд и В.И. Грызенков (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ СКОРОСТИ

Устройство для измерения скорости! относится к измерительной технике, в частности к устройствам измерения линейной или угловой скорости и 5 может быть применено в проведении научно-исследовательских и контрольно-испытательных работ, где требуется информация о максимальном и минимальном отклонении скорости от номинальной либо ее ошибка.

Известны устройства для контроля скорости вращения, содержащие пороговые элементы либо индикаторы, сигнализирующие о моменте превышения допустимой ошибки скорости (1). Недостатком этих устройств является отсутствие численной информации фактического значения ошибки скорости.

Известен также импульсный тахометр с запоминанием максимального значения скорости, который содержит генератор импульсов, программируемые делители>дешифраторй, блок цифровой индикации, накапливающие регистры (элементы памяти), цифровой компаратор и элементы переключения (2 ).

Недостатком этого устройства является отсутствие информации о экстремальном значении ошибки скорости, что не позволяет использовать при отработке систем автоматического управления.

Цель изобретения — измерение экстремальной ошибки скорости.

Цель достигается тем, что в устройство измерения скорости введены схема выделения модуля ошибки скорости, состоящая из первой схемы И, реверсивного счетчика первого компаратора и устройства ввода, схема выделения максимальной ошибки скорости-, состоящая из второго цифрового табло, второго дешифратора, второй и третьей схемы И, второй оперативной памяти, .второго счетчика и второго компаратора, и схема выделения минимальной ошибки скорости, состоящая из третьего цифрового табло, третьего дешифратора четвертой и пятой схем И, третьей оперативной памяти, третьего счетчика и третьего компаратора,причем выход устройства ввода соединен с установочным входом реверсивного счетчика, потенциальные выходы которого подключены к первым входам первого компаратора, вторые входы которого соединены с выходами первой оперативной памяти, выход равенства подключен к первому входу первой схемы И,а

805177 выход неравенства соединен со входом направления реверсивного счетчика и со вторыми входами второй и четвертой схем И, первые входы которых подключены к счетному входу реверсивного счетчика и к выходу первой схемы И, второй вход которой подключен к выходу генератора импульсов, выход второй схемы И соединен со счетным входом второго счетчика импульсов, потенциальные выходы которого подключены ко входам второй оперативной памяти и к первым входам второго компаратора, вторые входы которого соединены со входами второго дешифратора и с выходами второй оперативной памяти, а выход неравенства с первым входом третьей схемы И, выход которой подключен ко входу записи второй оперативной памяти,выходы второго дешифратора соединены со вторым цифровым табло, выход четвертой схемы И соединен со счетным входом третьего счетчика импульсов, потенциальные выходы которого подключены ко входам третьей оперативной памяти и к первым входам третьего компаратора, вторые входы которого соединены со входами третьего дешифратора и с выходами третьей оперативной памяти, а выход неравенства с первым входом пятой схемы И,выход которой подключен ко входу записи третьей оперативной памяти, выходы третьего дешифратора соединены с третьим цифровым табло, при этом выход первого элемента задержки подключен ко входу сброса второго и третьего счетчиков импульсов и ко входу устройства ввода, выход второго элемента задержки соединен со вторыми входами третьей и пятой схем И второй выход устройства ввода подключен ко входу сброса второй оперативной памяти, а третий выход — ко вхо" ду сброса третьей оперативной памяти.

На чертеже изображена структурная схема устройства для измерения скорости.

Прибор содержит блок измерения текущей скорости 1, схему выделения модуля ошибки скорости 2, схему выделения максимальной ошибки скорости 3, схему выделения минимальной ошибки скорости 4. Блок измерения текущей скорости 1 включает в себя генератор импульсов 5, делитель частоты б, датчик скорости 7 формирователь импульсов 8, первый счетчик 9, первую схему оперативной памяти 10, первый дешифратор 11, первое цифровое табло

12, первый элемент задержки 13,второй элемент задержки 14. Схема выделения модула ошибки скорости 2 включает в себя первую логическую схему И 15, реверсивный счетчик 16,первый компаратор 17, устройство ввода

18. Схема выделения максимальной

40

50 ошибки скорости 3 включает в себя второе цифровое табло 19, второй дешифратор 20, вторую логическую схему И 21, вторую схему оперативной памяти 22, второй счетчик 23,второй компаратор 24, третью логическую схему И 25. Схема выделения минимальной ошибки скорости 4 включает в себя третье цифровое табло 26, тре4ий дешифратор 27, четвертую логическую схему И 28, третью схему оперативной памяти 29, третий счетчик ,30, третий компаратор 31, пятую логическую схему И 32.

На чертеже и в тексте описания приняты следующие буквенные обозначения:

n — текущая средняя скорость;

- измеряемая скорость; п - ожидаемая скорость;

/дп/ - модуль ошибки скорости;

20 п „ — максимальная ошибка скорости;

-an>ä„ - минимальная ошибка скорости;

+дп - текущая наибольшая ошиб25 ка скорости;

-дп - текущая наименьшая ошибка скорости;

Ф» — последовательность сигналов первого канала дат30 чика скорости;

Ф вЂ” последовательность сигналов второго канала датчика скорости;

Ф - сигнал формирователя импульсов;

Т вЂ” последовательность импульсов с эталонным периодом;

Т вЂ” последовательность импульсов сброса счетчиков;

Т вЂ” последовательность им3 пульсов записи в оперативной памяти;

Т вЂ” период изменения сигнала;

45 С вЂ” время задержки первого элемента 13;

Су время задержки BTopoI Î элемента 14;

К@ — коэффициент умножения формирователя импульсов;

К вЂ” количество импульсов,за оборот датчика скорости;

Р», — сигнал принудительного сброса памяти минимальной ошибки скорости;

Rg — сигнал принудительного сброса памяти максимальной ошибки скорости.

40 При перемещении датчика скорости 7, вырабатываются сдвинутые по фазе две последовательности сигналов Ф и Ф». Сигналы Ф» и Ф имеют фазовый сдвиг Тф/4, где Т период 5 изменения сигнала Ф». Формирователь

805177 импульсов 8 вырабатывает последовательность импульсов Ф, синхронизированную с передними и задними фронтами сигналов Ф„ и Ф . В форми2 рователе 8 применена схема, синхронизирующая полученную последовательность импульсов от датчика 7 с частотой кварцевого генератора 5. Выходной сигнал формирователя Ф поступает на счетный вход первого счетчи3 ка 9. Делитель частоты б образует последовательность импульсов с эталон ным периодом Т. На выходе делителя частоты установлены первый 13 и второй 14 элементы задержки. Время задержки первого элемента 13 обозначим С а второго 14 — Г при

/ этом С„)g W<. На выходе первого элемента задержки 13 будут. формироваться импульсы сброса счетчиков Т с—

Т + Г,а на выходе второго элемента 14 — импульсы записи в схемы оперативной памяти Т -= Т + С . Прин цип измерения текущей средней скорости п состоит в том, что счетчиком 9 за эталонное время Т будет подсчитано определенное количество импульсов, поступающих от датчика скорости. По истечении времени Т3 информация, накопленная счетчиком 9, переписывается в первую схему оперативной памяти 10. Это информация дешифрируется первым дешифратором

11 и отображается на цифровом табло

12. По истечению времени Тс счетчик

9 устанавливается в нуль и цикл измерения повторяется. Значение скорости пт, отображаемое на цифровом индикаторе, можно записать в виде

nT=nКК,Т, где п — измеряемая скорость в об/с, К„ — количество импульсов за оборот датчика скорости, К вЂ” коэффициент умножения формирователя, Т вЂ” эталонное время измерения в с.

Из приведенной формулы очевидно, что для отображения на индикаторе скорости n, выраженной в об/мин должно соблюдаться соотношение

K* К Т = 60. В реверсивный счетчик

16 импульсами с периодом Тс производится запись ожидаемой (или заданной) скорости n через устройство ввода 18. Каждый период измерения компаратором 17 производится сравнение заданной n > и текущей п> скорости, информация о которой поступает от первой схемы оперативной памяти

10. Если в результате сравнения и =п, то на выходе равенства компаратора образуется логическая 1.

Выход равенства компаратора подключен к инвертирующему входу первой логической схемы И. Наличие на этом входе логической 1 не позволяет поступать импульсам от генератора 5 на счетный вход реверсивного счетчи- ка 16. Следовательно, для случая, когда и =n /ün/=О. Если в результате сравнения окажется, что и ) и то

Т 3 на выходе равенства компаратора образуется логический О, .а на выходе неравенства (> ) логическая 1. Выход неравенства связан со входом направления реверсивного счетчика 16.Следует отметить, что логическая 1 на входе направления реверсивного счетчика подготавливает операцию сложения, а логический Π— операцию вычитания. Следовательно, в случае и п через схему И 15 на счетный вход рет Э

15 версивного счетчика будут поступать импульсы до тех пор, пока на выходе равенство компаратора не устанавливается логическая 1, т.е. для случая n ) n n ) 0. з

Если в результате сравнения

jP n n>, то на выходе равенства и неравенства компаратора 17 образуется логический О. От схемы И

15 будут поступать импульсы на счетный вход реверсивного счетчика 16, р уменьшая записанное в нем число до тех пор, пока на выходе равенства комг.аратора 17 не установится логическая 1. Таким образом, в случае

n « n3 модуль дп также не равен нулю. Таким образом модуль ошибки выделяется в виде импульсных сигналов на счетном входе реверсивного счетчика. Разделение модуля ошибки дп производится второй и четвертой схемой И (21 и 28) по сигналам неравенства от компаратора 17.

Схема работает следующим образом.

На счетный вход второго счетчика 23 поступают импульсы с выхода второй логической схемы И 21 в том случае, если /Оп/ 3 0 и на выходе неравенства компаратора 17 имеется логическая 1. Накопленная в счетчике 23 информация сравнивается

45 компаратором 24 с информацией,записанной во второй схеме оперативной памяти 22. Если в результате сравнения + дп > + дn с,„, то на выходе неравенства компаратора 24

50 образуется логическая 1, разрешающая запись информации во вторую схему оперативной памяти 22. Запись информации производится импульсами Т5 через третью логическую схем му И 25. В случае, когда +дп +дп на выходе неравенства компаратора

24 образуется логический О и записи в оперативную память 22 не происходит. Таким образом, схема оперативной памяти 22 хранит информацию о максимальной ошибке скорости

+ gп „. Эта информация дешифрируется вторым дешифратором 20 и отображается на втором цифровом табло

19. Схема измерения минимальной ошиб65

805177 ки скорости — an ох работает аналогично вышеописайной схеме.

В данной схеме на счетный вход третьего счетчика 30 поступают импульсы с выхода четвертой логической сехмы И 28 в том случае, если

/a.n/ > 0 и на выходе неравенства компаратора 17 имеется логический О.

Этот случай соответствует п с п .

Т

В остальном работа схемы измерения минимальной ошибки скорости — an

ACt W. не отличается от работы схемы измерения максимальной ошибки + an ьк х.

Для измерения + an „ и — anщ чеь ах . мах рез некоторое время после начала ,общих измеречий во вторую и третью схемы оперативной памяти от устройства ввода 18 вводятся сигналы сброса R < и R <, позволящие начать измерение в любое удобное для исследования время.

Формула изобретения

Устройство для измерения скорости, содержащее блок измерения текущей скорости, включающий в себя генератор импульсов, датчик скорости,формирователь, делитель частоты, счетчик импульсов, схему оперативной памяти, два элемента задержки,дешифратор и цифровое табло,о т л и ч а ющ е е с я тем,что с целью измерения экстремальной ошибки скорости,введены схема выделения модуля ошибки скорости, состоящая из первой схемы И, реверсивного счетчика первого компаратора и устройства ввода, схема выделения максимальной ошибки скорости, состоящая из второго цифрового табло, второго дешифратора, второй и третьей схемы И, второй оперативной памяти, второго счетчика и нторого компаратора, и схема выделения минимальной ошибки скорости, состоящая из третьего цифрового табло, третьего дешифратора, четвертой и пятой схем И, третьей оперативной памяти, третьего счетчика и третьего компаратора,причем выход устройства ввода соединен с установочным входом реверсивного счетчика, потенциальные выходы которогс подключены к первым входам первого компаратора, вторые входы которого соединены с выходами первой оперативной памяти, выход равенства ком50

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 575568, кл. 6 01 Р 3/48, 1977.

2. Патент США Р 3818342„кл. 324169, 1974.(прототип). паратора подключен к первому входу первой схемы И, а на выход неравенства его соединен со входом направления реверсивного счетчика и со вторыми входами второй и,четвертой схем И, 5 .первые входы которых подключены к счетному входу реверсивного счетчика и к выходу первой схемы И, второй вход которой подключен к выходу генератора импульсов, ныход второй схе О мы И соединен со счетным входом второго счетчика импульсов, потенциальные выходы которого подключены ко входам второй оперативной памяти и к первым входам второго компаратора, 15 вторые входы которого соединены со входами второго дешифратора и с вы° ходами второй оперативной памяти, а выход неравенства компаратора с первым входом третьей схемы И выход которой подключен ко входу записи втоЩ рой оперативной памяти, выход второго дешифратора соединен со вторым цифровым табло, выход четвертой схемы И соединен со счетным входом третьего счетчика импульсов, потен25 циальные выходы которого подключены ко входам-третьей оперативной памяти и к первым входам третьего ком паратора, вторые входы которого соединены со нходами третьего дешифратора и с выходами третьей оперативной памяти, а выход неравенства с первым входом пятой схемы И, выход которой подключен ко нходу записи третьей оперативной памяти, ныходы третьего дешифратора соединены с третьим цифровым табло, при этом выход первого элемента задержки подключен ко входу сброса второго и третьего счетчиков импульсов и ко входу устройства ввода, выход нто40 рого элемента задержки соединен со вторыми входами третьей и пятой схем И, второй выход устройства ннода подключен ко входу сброса нторой оперативной памяти, а третий выход

45 ко входу сброса третьей оперативной памяти. 805177

Составитель M. Жаустов

Техред А. Ач Корректор С. Щомак

Редактор М. Погориляк

Тираж,918 Под пис нсе

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 10870/65

Филиал ППП "Патент", r. Ужгород, ул. Проектная,4