Устройство для определения времен-ного шага дискретизации сигнала

Устройство для определения времен-ного шага дискретизации сигнала

Иллюстрации

Показать все

Реферат

 

1 E

I (75) Заявитель (54). УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ ВРЕМЕННОГО

ШАГА ДИСКРЕТИЗАЦИИ СИГНАЛА.

Изобретение относится к вычислите льной технике для измерения вероятыостных характеристик случайных сигйалов и предназначен для определения временного шага выборки случайного яьестационарного с участками квазисвационарности сигнала при измерении ординат Функций и плотности распределения, математического ожидания, моментов высших порядков.

По основному авт, св, У 656047 известно устройство для.определения временного шага дискретизации сигнала, содержащее счетчик, входы счета и сброса которого соединены, соответственно, с первым и вторьм выходами блока управления, первый вход которого соединен с управлянщим выходом компаратора, первая группа входов которого подключена к разрядным выходам счетчика, а вторая группа входов — к разрядным выходам реверсивного счетчика, входы сложения и вычитания которого подключены к выходам

2 логического блока, первый вход кото.рого соединен с выходом первого блока сравнения, управляющий вход которого соединен с выходом первого блока сравнения, управляющий вход которого сое% динен с третьим выходом .блока управления, а первый вход — с первьы выходом блока памяти, вход которого является входом устройства и подключен ко второму входу блока управле10 ния, второй выход блока памяти соединен с входам блока деления„ второй блок сравнения и блок суммирования, первый вход которого соединен с выходом блока деления, второй вход — с вторым выходом блока памяти, выходы блока суммирования подключены, соответственно, к второму входу первого блока сравнения и первому входу второго блока сравнения, управляющий б"вход которого соединен с четвертью выходом блока управления, второй вход второго блока сравнения подключен к первым входам блока памяти к .

3 8073 первого блока сравнения, выход второ. го блока сравнения соединен с вторым входом логического блока, управляю.щий вход реверсивного счетчика подключен к третьему входу блока управления и управляющему выходу блока па5 мяти (1).

Однако устройство при изменении ,вручную ошибок восстановления .позволяет определять оптимальный шаг выборки случайного стационарного сигнала в зависимости от скорости изменения сигнала в случаях знания с априорных. данных о законе распределения, в виде корреляционной функции сигнала и т.д. Недостатком этого устройства является также непригодность его для определения оптимального шага выборки (шага дискретизации) нестационарного по частоте случайного

20 сигнала, а также отсутствие автоматизации поиска оптимального шага выборки и слежения за этим шагом в случаях недостатка априорных сведений о слу:чайном сигнале.

Цель изобретения — расширение фун" кциональных возможностей устройства за счет определения оптимального шага выборки нестационарного по часто30 те случайного сигнала в зависимости от скорости изменения сигнала на участках стационарности и ошибок восстановления.

Поставленная цель достигается тем, 55 что устройство дополнительно содержит второй реверсивный счетчик, второй и третий цифровые компараторы, первый и второй регистры памяти и второй счетчик, управляющий вход ко- 40 торого соединен с первым дополнительным выходом блока управления, а управляющий .выход подключен к первому входу третьего цифрового компаратора, выход которого является выходом устройства, а второй вход — к выходу первого регистра памяти, управляющий вход которого соединен с вторым дополнительным выходом блока управления, первый Информационный вход — с . 50 выходом второго регистра памяти, вход считывания которого соединен с входом считывания первого регистра памяти .и дополнительным выходом первого реверсивного счетчика, информационный 55 вход второго реверсивного счетчика соединен с выходом логического блока, выход второго реверсивного счетчика

37 ф подключен к информационному входу вто. рого цифрового компаратора, управляющий вход которого соединен с управляющим входом второго реверсивного счетчика и третьим дополнительным выходом блока управления, второй вход второго цифрового компаратора является вторым входом устройства, а вы-.

7 ход второго цифрового компаратора соединен с информационным входом второго. регистра памяти, вторым информационным входом первого регистра памяти и дополнительным входом блока деления.

На чертеже приведена блок-схема устройства, Устройство содержит блок 1 памяти, на вход которого подан .исследуемый случайный сигнал, который, кроме того, подан на входы блока 2 суммирования и блока 3 деления. Выход блока 3, в котором задается ошибка восстановления Я, соединен с вторым о1 входом блока 2 суммировании. Выходы блока 2 соединены с входами первого 4 и второго 5 блоков сравнения, вторые входы которых соединены с выходом блока 1 памяти. Выходы блоков 4 и 5 через логический блок 6 соединены с входами первого реверсивного счетчика 7. Выходы счетчика 7 соединены с входами первого цифрового компаратора 8. .Входы первого счетчика 9 также соединены с входами первого цифрового компаратора 8. На другие входы первого счетчика 9 поданы сигналы сброса и тактовой частоты от блока 10 управления. Выход логического блока б соединен с входом второ.го реверсивного счетчика 11, выходы которого соединены с входами второго цифрового компаратора 12. На.другие входы компаратора 12 подан код допустимого значения изменения установившейся величины интервала а . Выход второго цифрового компаратора 12 соединен с входами первого 13 и второго

14 регистров памяти и блока 3 деления, Входы второго регистра 14 памяти соединены с выходами первого реверсивного счетчика 7, а выходы - с входами первого регистра 13 памяти. Выходы первого регистра 13 памяти соединены с входами третьего цифрового е компаратора.!5, выход которого является выходом устройства. Другие входы третьего цифрового компаратора 15 соединены с выходами второго счетчи7337

5 80 ка 16. Вход второго счетчика 16 соединен с блоком 10 управления, выходы которого соединены также с входами первого регистра 13 памяти, второго реверсивного счетчика Il и второго цифрового компаратора 12 °

Устройство работает следующим образом.

На.входе второго цифрового компаратора 12 оператором задается код допустимого значения изменения установившейся величины интервала. При подаче сигнала "Пуск" происходит сброс всех регистров памяти и счетчиков . При этом в блоке 3 деления устанавливается минимальное значение ошибки восстановления б,(, которое поступает в блок 2 суммирования. Аналоговый блок 1 памяти фиксирует текущее значение случайного сигнала x(t). После окончания аналогового запоминания случайного сигнала от блока 10 на вход первого счетчика

9 поступают счетные импульсы, формирующие временной шаг дискретизации входного сигнала. После сброса устройства интервал дискретизации равен нулю, и первый цифровой компаратор

8 после подачи счетных импульсов на первый счетчик 9 сразу же формирует выходной сигнал.

В процессе работы устройства код, первого реверсивного счетчика 7 изменяется, следовательно, изменяется и шаг дискретизации. При равенстве кодов первого счетчика 9 и первого реверсивного счетчика 7 срабатывает первый цифровой компаратор 8, -который через блок 10 управления подает одновременно сигналы строба,на первый 4 и второй 5 блоки сравнения.

На вход первого блока 4 с блока 2 суммирования подается текущее значение случайного сигнала в с (мме с ошибкой восстановления х(t)+ 5<, одновременно на вход второго блока 5 с блока 2 суммирования подается разность значений случайного сигнала и ошибки восстановления x(t)- с,. На вторые входы блоков .4 и 5 с выхода блока 1 подается ранее запомненное значение случайного сигнала хай)+(., где — задержка времени, пропор" цнональная коду первого реверсивного счетчика 7. Результаты этих сравнейий фиксируются логическим блоком

6, который формирует следующие команды на вход первого реверсивного счетчика 7.

В случае, если х(й б)аx(t)+E„H

x(t+g)yx(t)-E,, код первого реверсивного счетчика 7 и шаг дискретизации увеличиваются на квант.

В случае, если х(й+ ;) х(й)+Е,и

x(t+3)>x(t)-ß,, код первого реверсивного счетчика 7 и шаг дискретизации увеличиваются на квант.

В случае, если x(t (.)Cx(t)+C, и

I6 x(t+()cx(t) -Е1, код первого реверcHBHoFo счетчика 7 и шаг дискретизации уменьшаются на квант.

После срабатывания первого цифровога компаратора 8 начинается кои вый цикл работы устройства, аналогичный предыдущему. В результате работы ,.устройства после прохождения Й циклов значение кода первого реверсивного счетчика 7 стремится к устано-, gp вившемуся значению при следующем равенстве вероятностей:

pIl x(t+i)-x(t)()I<,($ =p(I x(tiй(x (t)j(1E1l>

Сигналы с выхода логического блока

25 6 поступают одновременно и на вход второго реверсивного счетчика !1 с небольшим числом разрядов, который предназначен для .определения разности последовательностей сигналов на сложение и вычитание.

В начале цикла работы устройства, когда код первого реверсивного счетчика 7 еще не установлен, на вход второго реверсивного счетчика 11 поступают преимущественно сигналы на сложение, которые переполняют его.

Состояние переполнения в реверсивных счетчиках 7 и II фиксируется, т.е. исключается возможность перебро40 са этих счетчиков из единиц в кули и наоборот. По иере подхода кода в первом реверсивном счетчике 7 к уста- новившемуся значению, код во втором реверсивном счетчике ll уменьшается

45 и, как только достигает заданного значения Е иа входе второго цифрового компаратора Е2, последний срабатывает. Этим сигналом мод первого ревер4 . сивного счетчика 7 эалисывается в первый 13 и второй 14 регистры памяти, а в блоке. 3 деления включается следующее большее значение ошибки восстановления б(. С этого момента с третьего цифрового компаратора 15 на выход устройства начинают поступать отличные от минимальных шаги выборки случайного сигнала. Развертка шагов выборки осуществляется блоквазистационарности входного случай ного сигнала. Сигнал переполнения с выхода первого реверсивного счетчика 7 поступает в блок 3 деления значение ошибки восстановления Е и в блок 10 управления, который разрешает перезапись кода из второго регистра 13 памяти s первый регистр

14 н запрещает в дальнейшем до сброса перезапись кода из первого реверсивного счетчика 7 в первый регистр !4 памяти по сигналами с второго цифрового компаратора 12.

Затем начинается процесс слежения за оптимальным шагом дискретизации случайного сигнала. Циклы нахождения установившихся значений интервалов следуют друг эа другом. Информация из первого реверсивного счетчика 7 записывается только во второй регистр !3 памяти, который фиксирует при переполнении первого реверсивного счетчика 7 новый оптимальный шаг дискретизации случайного сигнала.

По сигналу переполнения первого реверсивного счетчика 7 код второго регистра 13 .памяти снова записывается, в первый регистр 14 памяти и с помощью блоков 15 и 16 формируются новые интервалы Т„ на выходе устройства. В таком режиме устройство работает до следующего сигнала "Пуск," при котором интервал Т„ (шаг дискретизации) сначала принимает минимальное значение, а затем устройство определяет оптимальный шаг дискретизации и следит эа ним.. При наличии неатационарности сигнала В прОцессе поиска ОдноГО из. установившихся значений кода первого реверсивного счетчика 7 второй цифроаой компаратор 12 сработать не может и эти выборки сигнала пропускаются устройством автоматически.

Предлагаемое устройство позволяет автоматизировать поиск оптимального шага дискретизации случайного сигнала; а также испольэовать его для более широкого класса случайных сигна. лов — квазнстационарных случайных сигналов. Устройство позволяет следить за оптимальным шагом дискретизации сигнала и вносить В него поправки при изменении характеристик сигнала, что увеличивает сферу применения устройства и, следовательно, дает технико-экономический эффект.

7 807337 8 ками 14-16 аналогично развертки ин- . тервалов блоками 7-9.

Для следующего значения ошибки восстановления Я устанавливается . следующее большее значение шага вы- и включает в нем снова минимальное

5 борки случайного сигнала, которое фиксируется регистрами 13 и 14 памяти с помощью второго цифрового компаратора 12. Далее значение ошибки восстановления Е возрастает снова.

Такие циклы работы устройства идут друг за другом до тех пор, пока первый реверсивный счетчик 7 не заполнится "единицами", так как второй цифровой компаратор 12 при одной из зафиксированных ошибок восстановления не сможет сработать. Это означает, что указанное равенство вероятностей достигнуто в устройстве быть не может, итерационный процесс не сходится, щ а интервал, фиксируемый первым реверсивным счетчиком 7, увеличивается до предела. Следовательно, оптимальным шагом дискретизации случайного сигнала является предыдуп!Нй, за- 25 фиксированный в регистрах 13 и 14 памяти. С этим шагом с третьего цифрово о компаратора 15 выдаются результаты работы устройства. Время, которое затрачено на определение опти- Зя мального шага дискретизации случайного сигнала, должно быть не менее участка стационарности этого сигнала, иначе второй цифровой компаратор 12 не сможет сработать. Переполнение первого реверсивного счетчика 7 происходит когда значение ошибки восстановления превышает уровень случайного сигнала. Процесс переброса ошибок восстановления от минимального 4О до необходимого значения требуется всегда потому, что заранее неизвестны такие характеристики случайного сигнала, как дисперсия, закон распределения, вид корреляционной функ- 45 ции и др.

При ошибке восстановления, превыщающей уровень входного случайного сигнала, последовательности, которые

ПОатупают на ВхОд ВтОрОГО реВерсиВ-" ного счетчика ll приходят преиму.щественно на сложение. Поэтому второй цифровой компаратор 12 не может сработать.

ПО этОЙ причине исключается перезапись кода в регистры 13 и 14 памяти которые хранят последнее значеФ ние шага дискретизации — оптимальйое значение для прошедшего участка

73! 7а исное ент", ектная,4

9 80733

Формула изобретенная

Устройство для определения временного шага дискретизации сигнапа по авт. св. !! 656043, о т л ич а ю щ е е с я тем, что, с целью расширения функциональных воэможностей за счет определения оптимального шага выборки нестационарного по частОте случайного сигнала, оно содержит g0 второй реверсивный счетчик, второй и третий цифровые компараторы, первый и второй регистры памяти и второй счетчик управляющий вход которого соединей с первым дополнительным Bhl д ходом блока управления, а выход под. ключен к первому входу третьего цифрового компаратора, выход которого является выходом устройства, а второй вход — к выходу первого регистра памяти, управляющий вход которого соединен с вторым дополнительным выходом блока управления первый информациР онный вход — с выходом второго регистра памяти, вход считывания которо- 2g

7 !О го соединен с входом считывания первого регистра памяти и дополнительным выходом первого .реверсивного счетчика, информационный вход второго реверсивного счетчика соединен с выходом ло ического блока, выход второго реверсивного счетчика подключен к информационному входу второго цифрового компаратора, управляющий вход которого соединен с управляющим входом второго реверсивного .счетчика и третьим дополнительным выходом блока управления, второй вход второго цифрового компаратора является вторым входом устройства, а выход второго цифрового компаратора соединен с информационным входом второго регистра памяти, вторым информационным входом первого регистра памяти и дополнительным входом блока деления.

Источники информации, принятые во внимание при экспертизе !. Авторское свидетельство бССР !! 656047, кл. С 06 G 7/52, !977 (прототип) .