Преобразователь двоично-десятичногокода b двоичный код

Преобразователь двоично-десятичногокода b двоичный код

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ,809151

ИЗОБРЕТЕН Ия

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 04.01.79 (21) 2704239 18-24 с присоединением заявки №вЂ” (23) Приоритет— (51) Ч. Кл.з

G 06 F 5/02

Государстввииый комитет

CCCP по делам изабретеиий и открытий (53) УДК 681.325 (088.8) Опубликовано 28.02.81. Бюллетень №8

Дата опубликования описания 05.03.81

1 1

I

1 (72) Автор изобретения

В. И. Омельченко

) ., .:

1 !" .. :k

Таганрогский радиотехнический институт им. В. Д. аямьитща, (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА

В ДВОИЧНЫЙ КОД

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении двоично-десятичных преобразователей в специализированных вычислительных машинах.

Известен преобразователь двоично-десятичных чисел в двоичные, содержащий регистр числа, информационную шину, блок управления, управляющую шину, переключатель эквивалентов, распределитель импульсов, запоминающее устройство. формирователь двоичного эквивалента тетрады, регистр сдвига и двоичный сумматор (1).

Недостаток указанного преобразователя состоит в ограниченных функциональных возможностях, связанных с невозможностью обработки чисел в форме с плавающей запятой.

Наиболее близким к предлагаемому по технической сущности и схемному построению является преобразователь двоично-десятичного кода в двоичный код, содержащий регистр тетрады, блок управления, распределитель импульсов, регистр адреса, первый блок памяти, блок умножения, двоичный сумматор, регистр сдвига, причем первый выход блока управления соединен с вхо2 дом распределителя импульсов, первый выход которого соединен с тактовым входом регистра адреса, управляющий вход которого подключен ко второму выходу блока управления, второй выход распределителя импульсов соединен с управляющим входом первого блока памяти, адресный вход которого подключен к первому выходу регистра адреса, выход регистра тетрады соеди нен с первым входом блока умножения, выход которого подключен к первому входу двоичного сумматора, выход двоичного сумматора соединен с входом регистра сдвига, выход старшего разряда которого соединен с вторым входом двоичного сумматора, первая группа выходов. регистра сдвига является группой выходов мантиссы преобразователя (2) .

Процесс преобразования в этом устройстве заключается в суммировании двоичных эквивалентов десятичных тетрад, причем двоичные эквиваленты хранятся в блоке памяти и считываются из него последовательным кодом. Однако и это устройство имеет недостаточно широкие функциональные возможности, так как не может оперировать

809151 с числами, представленными в формате с плавающей запятой.

Цель изобретения — расширение функциональных возможностей, заключающееся в обеспечении возможности преобразования чисел в форме с плавающей запятой.

Для достижения поставленной цели в преобоазователь двоично-десятичного кода в двоичный код, содержащий регистр тетрады, блок управления, вход которого является входом признака десятичной мантиссы преобразователя, распределитель импульсов, регистр адреса, первый блок памяти, блок умножения, двоичный сумматор, регистр сдвига, причем первый выход блока управления соединен с входом распределителя импульсов, первый выход которого соединен с тактовым входом регистра адреса, управляющий вход которого подключен ко второму выходу блока управления, второй выход распределителя импульсов соединен с управляющим входом первого блока памяти, адресный вход которого подключен к первому выходу регистра адреса, выход регистра тетрады соединен с первым входом блока умножения, выход которого подключен к первому входу двоичного сумматора, выход двоичного сумматора соединен с входом регистра сдвига, выход старшего разряда которого соединен с вторым входом двоичного сумматора, первая группа выходов регистра сдвига является группой выходов мантиссы преобразователя, дополнительно введены второй блок памяти, регистр двоичного порядка, элемент И, первый и второй коммутаторы, дополнительный регистр, элемент ИЛИ, группа элементов ИЛИ, вход блока управления подключен к первому входу элемента И и к управляющим входам первого и второго коммутаторов, второй выход распределителя импульсов соединен с тактовым входом первого коммутатора, третий выход распределителя импульсов соединен с управляющим входом второго блока памяти, с вторым входом элемента И и тактовым входом второго коммутатора, второй выход регистра адреса подключен к адресному входу второго блока памяти, выход первого блока памяти и первый выход второго блока памяти через элемент ИЛИ соединены со вторым входом блока умножения, второй выход второго блока памяти соединен со входом регистра двоичного порядка, выходы которого являются выходами порядка преобразователя, выход старшего разряда регистра сдвига подключен к третьему входу элемента И, выход которого соединен с управляющим входом дополнительного регистра, вторая группа выходов регистра сдвига подключена к группе входов первого коммутатора, выходы которого соединены с информационными входами дополнительного регис тра, выход которого соединен с информационным входом второго коммутатора, выход второго коммутатора через группу элементов ИЛИ, вторые входы которых подключены к информационным входам преобразователя, соединен со входом регистра тетрады.

На фиг. 1 представлена структурная схе5 ма предлагаемого преобразователя.

Преобразователь содержит вход 1 пуска преобразователя, блок 2 управления, вход

3 знака десятичного порядка, вход 4 величины десятичного порядка, вход 5 признака

1О десятичной мантиссы, элемент И 6, первый коммутатор 7, второй коммутатор 8, распределитель 9 импульсов, регистр 10 адреса, блоки 11 и 12 памяти, элемент ИЛИ 13, регистр 14 двоичного порядка, регистр 15 тетрады, блок 16 умножения, двоичный сумматор 17, регистр 18 сдвига, дополнительный регистр 19, группу элементов ИЛИ 20, информационный вход 21 преобразователя, первые и вторые группы выходов 22 и 23.

Любое число двоично-десятичной системы счисления в формате с плавающей запятой

25 можно представить в двоичной. системе счисления в виде, .

A,=(gT; 1O"),К, Z- где Т -тетрада двоично-десятичного чис-, ла;

i — текущий номер десятичного разряда;

1 — конечный номер десятичного разрядом;

35 P — десятичный порядок;

-двоичная константа;

10*"-двоичный эквивалент младшего разряда i-той тетрады; мъ- двоичный порядок;

Ф t.

40 . 10- -десятичная мантисса.

Из этого выражения следует, что процесс преобразования заключается в преобразовании мантиссы двоично-десятичного числа, умножении полученного результата на двоичную константу и присвоении произведе44 нию необходимого двоичного порядка.

Предлагаемый преобразователь работает следующим образом.

По входу 5 признака десятичной мантиссы поступает соответствующий сигнал, который управляет первым режимом работы преобразователя. В регистр 15 тетрады последовательно одна за одной по информационному входу 21 через группу элементов

ИЛИ 20 поступают тетрады преобразуемого двоично-десятичного числа.

Одновременно с каждой двоично-десятичной тетрадой в блок 2 управления по входу 1 пуска поступает управляющий синхроимпульс, обеспечивающий старт-стопный режим работы устройства. Блок 2 уп809151

Описанный процесс чтения необходимых ячеек второго блока 12 памяти, считывания двоичных констант и умножения их на четыре разряда множителя повторяется п/4 раза. Отличие состоит лишь в том, что в последующих циклах содержимое регистра 18 сдвига не равно нулю. При этом следует отметить, что двоичный порядок считываетjS 4 равления вырабатывает сигнал пуска распределителя 9 и сигнал, управляющий изменением состояния регистра 10 адреса. Сигнал с выхода регистра 10 адреса возбуждает требуемую ячейку первого блока 1 памяти, разряды которой опрашиваются распределенными импульсами, начиная с младшего разряда. Двоичный эквивалент младшего разряда старшей тетрады поступает с выхода первого блока 11 памяти на первый вход блока 16 умножения, на второй вход которого одновременно поступают четыре разряда тетрады. С выхода блока 16 умножения на первый вход двоичного сумматора 17 через элемент ИЛИ 13 поступает двоичный эквивалент старшей тетрады, суммируясь в данном цикле с нулевым содержимым регистра 18 сдвига.

Описанный процесс чтения необходимых ячеек первого блока 11 памяти, образования,двоичных эквивалентов тетрады и суммирования его с содержимым регистра 18 сдвига повторяется j-1 раз. Отличие состоит лишь в том, что в последуюших циклах содержимое регистра 18 сдвига не равно нулю. После преобразования мантиссы десятичного числа содержимое регистра 8 сдвига (множитель) параллельным кодом 2s через первый коммутатор 7 записывается на дополнительный регистр 19 с последуюшей перезаписью младших четырех разрядов на регистр 15 тетрады. Затем поступают знак и величина деся;ичного порядка по шинам знака 3 и величины 4 десятичного порядка. зо

Блок 2 управления вырабатывает сигналы пуска распределителя 9 и установки адреса на регистре 10 адреса. Сигнал с выхода регистра 10 адреса возбуждает необходимую ячейку второго блока 12 памяти, разряды которой опрашиваются распределенными импульсами, начиная с младшего разряда. Двоичная константа (множимое), считанная со второго блока 12 памяти, поступает на второй вход элемента ИЛИ 13, а затем на первый вход блока 16 умножения, на второй 4о вход которого поступают четыре разряда множителя с регистра 15 тетрады. Полученное частичное произведение от умножения на четыре разряда множителя поступает на вход двоичного сумматора 17, с выхода ко- 41 торого четыре младших разряда записываются на дополнительный регистр 19, а оставшиеся разряды — на регистр 18 сдвига.

Затем производится сдвиг содержимого дополнительного регистра 19 на четыре разряда с перезаписью следующих четырех раз- 50 рядов множителя на регистр 15 тетрады. ся параллельным кодом с той же ячейки второго блока 12 памяти на регистр 14 двоичного порядка. Результат преобразования снимается с выходов регистров 18 и 14 в виде двоичной мантиссы и двоичного порядка посредством первых и вторых групп выходов 22 и 23 преобразователя.

Константы умножения Кг и двоичные порядки m представлены в таблице на фиг. 2.

Таблица 2 состоит из трех столбцов. В первом столбце указывается десятичный порядок P 10 с соответствуюшим знаком.

Во втором столбце представлена константа умножения в десятичном коде К юи в восьмеричном коде. В третьем столбце помещен двоичный порядок m в восьмеричной системе счисления.

Пример. Работа устройства при преобразовании десятичного числа 0,999999.10 .

На фиг. 3 представлен процесс преобразования десятичной мантиссы (1 этап преобразования), фиг. 4 иллюстрирует процесс умножения двоичной константы (множимого) на результат от преобразования десятичной мантиссы (множитель). Десятичная мантисса преобразуется на шесть циклов. Строка один представляет содержимое, поступающее с регистра 17 сдвига на второй вход сумматора, а строки два-пять иллюстрируют множимое, умноженное на 1, 2, 4 и 8, которое суммируется на блоке 16 умножения и поступает на первый вход сумматора 17.

Фиг. 4 содержит четыре столбца, обозначающих соответственно цикл, вход, выход сумматора 17 (причем вход 1 представлен строками тришесть) разряды регистра 18 сдвига и дополнительного регистра 19. Стрелки первых строк четвертого столбца означают сдвиг младших четырех разрядов частичных произведений.

Диапазоны представимых чисел в известном преобразователе, наиболее близком к предлагаемому. ограничены числом разрядов двоично-десятичного числа

Ц1=j

Диапазон представимых чисел в предлагаемом устройстве

Аг"" j

Отсюда диапазон представимых чисел стал шире в три раза. что позволяет оперировать с двоичными числами, представленными в формате с плавающей запятой. формула изобретения

Преобразователь двоично-десятичного кода в двоичный код, содержаший регистр тетрады, блок управления, вход которого является входом признака десятичной мантиссы преобразователя, распределитель импульсов, регистр адреса, первый блок памяти, блок умножения, двоичный сумматор, регистр сдвига, причем первый выход блока управления соединен с входом распределителя импульсов, первый выход которого соединен

809151 иг. г с тактовым входом регистра адреса, управляющий вход которого подключен ко второму выходу блока управления, второй выход распределителя импульсов соединен с управляющим входом первого блока памяти, адресный вход которого подключен к первому выходу регистра адреса, выход регистра тетрады соединен с первым входом блока умножения, выход которого подключен к первому входу двоичного сумматора, выход двоичного сумматора соединен с входом регистра сдвига, выход старшего разряда которого соединен со вторым входом двоичного сумматора, первая группа вь|ходов регистра сдвига является группой выходов мантиссы преобразователя, отличающийся тем, что, с целью расширения функциональных возможностей, заключающегося в обеспечении возможности преобразования чисел ь форме с плавающей запятой, в него введены второй блок памяти, регистр двоичного порядка, элемент И, первый и второй коммутаторы, дополнительный регистр, элемент

ИЛИ, группа элементов ИЛИ, вход блока управления подключен к первому входу элемента И и к управляющим входам первого и второго коммутаторов, второй выход распределителя импульсов соединен с тактовым входом первого коммутатора, третий выход распределитечя импульсов соединен с управляющим входом второго блока памяти, с вторым входом элемента И и тактовым входом второго коммутатора, второй выход регистра адреса подключен к адресномувходу второго олока памяти, выход первого блока памяти и первый выход второго блока памяти через элемент ИЛИ соединен ы,со вторым входом блока умножения, второй выход второго блока памяти соединен со входом регистра двоичного порядка, выходы которого являются выходами порядка преобразователя, выход старшего разряда регистра сдвига подключен к третьему входу элемента И, выход которого соединен с управляющим входом дополнительного регистра, вторая группа выходов регистра сдвига подключена к группе входов первого коммутатора, выходы которого соединены с ин1$ формационными входами дополнительного регистра, выход которого соединен с информационньиа входом второго коммутатора, выход второго коммутатора через группу элементов ИЛИ, вторые входы которых подаю ключены к информационным входам преобразователя, соединен со входом регистра тетрады.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 473179, кл. G 06 F 5(02, 1975.

2. Авторское свидетельство СССР по заявке № 2171542, кл. G 06 F 5/02, 1975 (прототип) .

809151

Константа умнои ения Кр

rrr8 > O

Р>О крв

Кр 10

0777 7777 7 7 7

099 9 9 Я 9У99

O5OOOO OOOOO

061777 77777

О, б 2 5.

0,781 25

0763777 7777

09765625

16

047037777 75

0,6 10351562

0762 У39 453

095367431 6

0,596 046 4 4 7

О5753603 777

О 7 45058 059

0734 6544777

093 f 322 574 тВ(0

Кр 8

Кр 1О

Р(О

О 6314631463

0,8 — б — 11

О, б 4

Π512 — 15

Оуб4 323 4 2726

0p8 192 — 20

0 51 7 О 654210

0 655 36

0524 288

083 886 08

Dç $27 4 6 16 666

067 10856 4

0422 7 012 136

О,5368 7 ОО 91

Я иг. Z

Вход

Выход

Разряды

2 О 19 18 17 16 15 14 13 12 11 10 У 8 7 6 5 4 3 2 1 ооа 0àîîîîîïî îàïïïîîî оп о 110 о 11 а о 11 00 11 а 01 поп оооо оооо oooooоооо

Оо ааааа оооо оооо оо оо ао110 о110 о11оа1 ооа

00110 011 0011 0 0 00f

0oo о 0o f of ooor 11 1 oror

oоо Оооо îîîî ооооа оооо

ОООО О ПО ОООО OOOOO ОООО ооо1п1 ooo r r 110101 ооо

f1f 101of f о111 r1110

000àÎÎOÎÎr OÎÎ0Orf OÎ0 о 0000 оао 00 о оооо оп о оо ооооо ооаооооопоооопп ааааа oro оооо11ооаопо

11111111О111101 0110

0000000 0000001101000 по ооппоопппоааооппоп

ooo oooo oooo ooooo oooo оооопппппо11о1аоппоо

9УУ9

rf ff1fffrrffor11r11o

ОООООПООООО Оаапат О fà

00 о оо о о оооо ооо 0 ап поп

ООÎÎ000ÎÎÎÎOОOОООООП оо о оооо оооо оо1 о10 аоо

1r r1r r1f frf rrrorrooo

OOOO0 0ОО OOO0OOOOOO Or ааааа ОО ППО 0000000000

ОО0ООООООООООООО0ООО ооооо oo oooo ooooo r ооа о 999999 1111111 f 1111 f 110000f

Я иг. 3

Вк.2См +

8ã.1Гн +

+ (:

99999+

06064777 7 77

0,750017 7 7 77

О,46114 Zo ÎÏ5

05075341217

0,4 061 1 1 56 45

0 41433 б 7501

Π65537 2 46 40 — Z3 — 27

809151

Там П7Ы

24Л2221201918171б1514 131211 10У 8 7 6 Х

Разряды P 18

20 1у 18 1718 15 14 13 12 1110 у 8 7 6 5 4 3 2 1

Вход

Выход

4 3 2 1

P 19

45 21 а паап а по пппппп ооаааа о оап11 s 11па111 «1111 по о по по пп oooo o оп попа пап паап ппооппп оп оопп опп и 000 00o 00о о а оп оо0 ап оа11111o о1111«117 а о а ао и оп11111 о o11 111 апаппа аоооаааааоапаа

ООО11117 О011«111111

0011111 а 01 «1 «11 «1 п11111 а 01 «111111 111

11111 а а о а а о11 0117 0 00 оааo«111аоа 00011а11

OOO 011111 001 «111111

O 0 O 111 11 O O11 11 7 11111 аа11«700171 11111111 а «17 7 оа1 «7 11111111

111110 а1171 а о 00110 01 а 00 011111 аа 11 11 oooo1 аао а11 111 0 а «11111 11

000111 11 0011 111 111 11 ао1111 1o о«111

011111 001111111 111 11,111110 а11111 1 1 а «111 1011

m =12

Составитель М. Аршавский

Редактор Н. Бушаева Техред А. Бойкас Корректор М. Коста

Заказ 4/57 Тираж 756 Подписное

ВНИИПИ Государственного комитета СССР по делам ич бретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

Вх 2См+

Вх 1См

+

«а«0 оооо« паоа «

Оа 0111

П П1111

011111

«1 01 «а а11 111

011 0111 0111 а 01

111 001 1 1117 117

71 00111 1111 117

1 а п1111 11111 «

00117111111111 апоа

1111 оооо оооо ппо о

1111 — э»

11 11 оа оа

111О

11 Па

«оа о1 01-—

1111

111 О

«ао

10а а оа ао

0oo1

1 аао

111 0

11ОО

1à ÎÎ ааа о

1 010==»

1аа1

1 1 10

11 00

1 аап оо ао