Оперативное запоминающее устрой-ctbo

Оперативное запоминающее устрой-ctbo

Иллюстрации

Показать все

Реферат

 

Сеюз Сееетекик

Раевублнк

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТ©РСКОМУ Св ЕТВЛЬСИУ

<1ц809363 (61) Дополнительное к авт. евид-ву(22) Заявлено 1005,79 (21) 2764156/18-24

Р1 1М. ei.

С 11 С 11/00 с присоединением заявки НоГосуяарстаеиинй комитет

СССР ио Аеаам изобретеиия и открытий (23) ПриоритатОпубликовано 280281. бюллетень Й9 8 (53) УДК 681.327 (088. 8 ) Дата опубликования описаиия 280281 (72) Автор изобретения

П. Г. Годлевский

Научно-производственное объединение радис(электронной медицинской аппаратуры (71) Заявитель (54) .ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к запоминающим устройствам.

Известно оперативное запоминающее устройство, содержащее накопители, построенные на базе больших интегральных схем с структурой металл-окисел-полупроводник (ВИС ИОП) динамического типа, которые в процессе работы требуют регенерации содержимого накопителя оперативного запоминающего устройства f1) .

Недостаток. этого устройства - выполнение фиктивных циклов считывания для регенерации содержимого накопителя, что снижает быстродействие устрой-тэ ства.

Наиболее близким техническим решением к предлагаемому изобретению является устройство, содержащее накопитель, приемный регистр адреса, форми- рователь команды обращения, мультиплексор адреса, таймер регенерации, триггер регенерации, схему ИЛИ, схему И, счетчик адреса регенерации (2Д„

Адресные шины устройства подключены к входам приемного регистра адреса, с выхода которого адреса столбцов (И шин) подключены к адресным входам накопителя,а адреса строк (й шин) под- .. ключены к одному из входов мультиплен- о сора адреса, ко второму входу которого подключены входы М-разрядного счетчика адреса регенерации. Выходы мультиппексора подключены к остальным адресным входам накопителя. Таймер регенерации подключен к установочному входу триггера регенерации, вход Сброс которого подключен к выходу й+1 разряда счетчика адреса. Выход триггера регенерации подключен к входу схемы

И, входу Сброс счетчика и к управляющему входу мультиплексора адреса.

Вход схемы ИЛИ подключен к управляющей шине оперативного запоминающего устройства, а выход ее через формирователь команды обращения — к управляющему входу накопителя. Второй вход схеьы И подключен к тактовой шине устройства, а выход ee — к суммирующему входу счетчика адреса регенерации.

Однако в известном устройстве необходимо блокировать прием обращений к оперативному запоминающему устройству на время регенерации, что снижает быстрОдействие устройства.

Цель изобретения - повьааение быстродействия устройства.

Поставленная цель достигаетоя тем, что в оперативное запоминающее устройство, содержащее регистр адреса, иуль809363 типлексор адреса, формирователь сигналов обращения, генератор сигналов регистрации, триггер, счетчик, первый элемент ИЛИ, первый элемент И и первый накопитель, первый вход и выход которого соединены соответственно с информационным входом и выходом устройства, второй вход - с первым ныходом регистра адреса, вход которого подключен к адресной шине устройства, а второй выход — к первому входу муль- 0 типлексора адреса, второй вход которого соединен с выходом младших разрядов счетчика, а выход. - с адресным входом первого накопителя, управляющий вход которого подключен к выходу формирователя сигналов обращения, вход которого соединен с выходом первого элемента ИЛИ, один из входов которого подключен к управляющей шине устройства, первый и второй входы первого элемента И соединены соответ- 20 ственно с шиной тактовых сигналов и с установочным входом счетчика, управляющим входом мультиплексора адреса и выходом триггера, установочный вход которого подключен к выходу генерато- 5 ра сигналов регенерации, а другой вход — к выходу старших разрядов счетчика, счетный вход которого соединен с выходом первого элемента И, введены вторые накопитель, элемент ИЛИ и элемент И, выход которого соединен с другим входом первого элемента ИЛИ, один из входов - co вторым входом первого. элемента И, а другой вход— с выходом второго накопителя, адресный и информационный входы которого подключены соответственно к адресному входу первого накопителя и к выходу триггера, вход Запись - к выходу второго элемента ИЛИ, первый вход которого соединен с выходом первого эле-4О мента И, а второй вход — к выходу формирователя сигналов обр щения.

На чертеже изображена принципиальная схема предлагаемого устройства.

УстРойство содержит пеРвый накопи- 45 ,тель 1, регистр 2 адреса, мультиплексор 3 адреса, формирователь 4 сигналов обращения, генератор 5 сигналов регенерации, триггер б, счетчик 7, первый элемент ИЛИ 8, первый элемент И

9, вторые накопитель 10, элемент ИЛИ

11.и элемент И 12, информационный вход 13, выход 14, адресную 15 и управляющую 16 шины, шину 17 тактовых сигналов. Первый нход и выход первого накопителя 1 соединены соответственно с информационным входом 13 и выходом 14 устройства, второй вход — с первым выходом регистра 2 адреса, вход которого подключен к адресной шине 15 устройства. Второй выход ре- 40 гистра 2 адреса подключен к первому входу мультиплексора 3 адреса, второй вход которого соединен с выходом младших разрядов счетчика 7, а выход — с адресным входом первого нако- 65 пителя 1. Управляющий вход первого накопителя 1 подключен к выходу формирователя 4 сигналов обращения, вход которого соединен с выходок первого элемента ИЛИ 8, один из входов кото- рого подключен к управляющей шине 16 устройства. Первый и второй входы пер вого элемента И 9 соединены соответственно с шиной 17 тактовых сигналов и с установочным входом счетчика 7, управляющим входом мультиплексора 3 адреса и выходом триггера б, установочный нход которого подключен к выходу генератора 5 сигналов регенерации, а другой вход — к выходу старших разрядов счетчика 7. Счетный вход счетчика 7 соединен с выходом перного элемента И 9. Выход второго элемента

И 12 соединен с другим входом перного элемента ИЛИ 8, один из входов со вторым входом первого элемента

И 9, а другой вход — с выходом второго накопителя 10.

Адресный и информационный входы второго накопителя 10 подключены соответственно к адресному входу первого накопителя 1 и к выходу триггера б, а вход Запись — к.ныходу второго элемента ИЛИ 11. Первый вход второго элемента ИЛИ 11 соединен с выходом первого элемента И 9, а второй вход — с выходом формирователя 4 сигналов обращения.

В описываемом варианте устройства первый накопитель нынолнен на интегральных схемах ИС МОП, а второй накопитель 10 и другие элементы устройства выполнены на интегральных схемах, с транзисторно-транзисторной логикой . .Устройство работает следующим образом., В период между двумя циклами регенерации (рабочий цикл) триггер б находится,в состоянии "0", при этом мультиплексор 3 адреса подключен к регистру 2 адреса, счетчик 7, предназначенный для счета адресов регенерации, сброшен, элемент И 9 закрыт, на информационном входе второго накопителя 10 установлена "1". Устройство воспринимает команды обращения к нему от внешней системы и обеспечивает оперативный обмен информации.

Рассмотрим одно из обращений к оперативному запомина яцему устройству (для определенности - считывание).

Система выдает на информационный вход. 13 устройства адрес ячейки, из которой должна быть считана информация и управляющий сигнал, поступающий через первый элемент ИЛИ 8 на вход формирователя 4 сигналон обращения, с выхода которого команда обращения поступает на управляющий вход первого накопителя 1 и одновременно через второй элемент ИЛИ 11 поступает на вход

Запись второго накопителя 10. Поскольку на адресных входах второго накопи5

80936 3 теля 10 установлен адрес Ар, .соответствующий номеру строки А первого накопителя 1, а на информационном вхо,де — нуль, то в указанную ячейку второго накопителя 10 будет записан нуль.

Следовательно, при любом обращении к устройству во второй накопитель 10 записывается нуль по адресу, соответствующему номеру строки первого накопителя 1.

Одновременно выполняется регенера- ., ция всех ячеек этой строки. IIpH срабаты- 10, ванин генератора 5 сигналов регенерации триггер б устанавливается в "1" и начинается цикл регенерации. Уровень

"1" с выхода триггера б открывает элементы. И 9, И 12, снимает сброс со 1 счетчика 7 и поступает на информационный вход второго накопителя 10. В начале цикла регенерации содержимое счетчика 7 АР=О. Если по адресу АР=О во второй накопитель 10 записан "0";@ (это означает, что в предыдущем рабочем цикле было обращение в строку А первого накопителя 1) . Элемент И 12 остается закрытым, то регенерирующее обращение к первому накопителю 1 не выполняется.

Тактовый импульс через открытый первый элемент И 9 прибавит "1" к содержимому счетчика 7.и запишет "1" в ячейку с адресом Ap=0 второго накопителя 10. 36

Так будет до тех пор, пока в ячейке с адресом АР=1 не окажется записанной "1". Это означает, что в соответствующую строку с адресом At=i первого накопителя 1 не было обраще- 3S ния в рабочем цикле и ее необходимо регенерировать. Второй элемент И

12 будет открыт, через первый элемент ИЛИ 8 будет запущен формирователь 4 сигналов обращения и осуще- gg ствлен цикл обращения к первому накопителю 1 для регенерации содержимого строки с адресом A -l

Таким образом, регенерироваться будут строки первого накопителя 1, в котором в данном периоде регенерации не было обращений, а к концу цикла регенерации по всем адресам второго накопителя 10 будут записаны "1".

Таким образом, в предлагаемом устройстве существенно сокращено время .выполнения цикла регенерации, что повышает быстродействие устройства.

Формула изобретения

Оперативное запоминающее устройство, содержащее регистр адреса, муль- 55 с типлексор адреса, формирователь сигналов обращения, генератор сигналов регенерации, триггер, счетчик, первый элемент ИЛИ, первый элемент И и первый накопитель, первый вход и выход которого соединены соогветствен- но с информационным входом и выходом устройства, второй вход — с первым выходом регистра адреса, вход которого подключен к адресной шине устройства, а второй выход - к первому входу мультиплексора адреса, второй вход которого соединен с выходом младших разрядов счетчика, а выходс адресным входом первого накопителя, управляющий вход которого подключен к выходу формирователя сигналов обращения, вход которого соедийен с выходом первого элемента ИЛИ, один из входов которого подключен к управляющей шине устройства, первый и второй входы первого элемента И соединены соответственно с шиной тактовых сигналов и с установочным входом счетчика, управляющим входом мультиплексора адреса и выходом триггера, установочный вход которого подключен к выходу генератора сигналов регенерации, а другой вход — к выходу старших разрядов счетчика, счетный вход которого соединен с выходом первого элемента И, отличающееся тем, что, с целью повышения быстродей-. ствия устройства,оно содержит вторые ! накопитель, элемент ИЛИ и элемент И, выХод которого соединен с другим входом первого элемента ИЛИ, один из входов - со вторым входом первого элемента И, а другой вход - с выходом второго накопителя, адресный и информационный входы которого подключены соответственно к адресному входу первого накопителя и к выходу триггера, а вход Запись - к выходу второго эле.мента ИЛИ, первый вход которого соединен с выходом первого элемента И, а второй вход - с выходом формирователя сигналов обращения.

Источники информации, принятые во внимание при экспертизе

1. Особенности проектирования систем с динамическими ЗУ. - "Электроника", 1978, Р 3, с. 43 50.

2. 8odel 2640A interactive Display

Terminal, Servlse manual, НеиlettPackard, 1975, р. 2-15, 2-7, 2-9 (прототип).

809363

Составитель Т. Зайцева

Редактор И. Ковальчук Техред M. Голинка Корректор В. Бутяга

Закаэ 440/ф8 Тираж 656 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4