Устройство для контроля памяти

Устройство для контроля памяти

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е ()809395

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Соввтскик

Социал истнчесиик

Ресиубини (6! ) Дополнительное к авт. сеид-ву— (22) Заявлено 03.05.79 (2 I ) 2760012/18-24 (5! )М. Кл.

G, 11 С 29/00 с присоединением заявки Хй—

Ваударатаанньй камнтат

СССР ао ааяам нзабратаннй и атнрмтнй (23)Прнорнтет—

Опубликовано 28.02.81. Бюллетень,рй 8

Дата опубликования описания 03.03.81 (5З) УЛ, 881..327(088.8) (7l) Заявитель (54) УСТРОЙСТВО ЙЛЯ КОНТРОЛЯ ПАМЯТИ

Изобретение относится к запоминающим устройствам.

Известно устройство, содержащее бло1 ки памяти, адресные входы которых подключены к блоку формирования адресов, первые управляющие входы — к выходу блока регистрации, второй управляющий вход первого блока памяти — к выходу второго блока памяти, второй управляющий вход которого соединен с выходом первого блока памяти и со входом блока регистрации, а третий управляющий вход первого блока памяти подключен к выходу блока сравнения (11.

Недостатком этого устройства является недостаточно высокое быстродействие.

Наиболее близким по технической сущности к предлагаемому является устройство, которое содержит постоянный накопитель, регистр числа, дешифратор адреса, первый и второй дополнительные накопители, блок обнаружения ошибки, внешний (эталонный накопитель), блок преобразования адреса, блок управления. Выход постоянного накопителя подключен к первому входу регистра числа, второй вход которого соединен с вътходом первого дополнительного накопителя, третий вход — с выходом блока управления, выS .ходы второго дополнительного накопителя подключены ко второму входу блока сравнения, первый вход которого соединен с выходом младших разрядов регистра адреса, а выход — со входом блока управле10 ния, адресные входы первого и второго дополнительных накопи елей подключены к выходу старших разрядов регистра адреса.

15.

Устройство позволяет производить контроль постоянного накопителя а автоматическое занесение инфсрмадии неисправных ячеек памяти в резервные, подменяющие отказавшие.

В устройстве массив ячеек памяти постоянного накопителя разбивается на группы путем выделения в коде адреса части ставших разрядов, определяющих группу

809395 ячеек памяти и части младших разрядов, определяющих ячейку памяти в группе.

Каждой группе соответствует одна ячейка памяти в первом дополнительном HBKQпителе, куда при обнаружении отказа одной ячейки памяти в группе автоматически заносится информация отказавшей ячейки памяти, считанная с соответствующей ячейки внешнего накопителя, и одна ячейка памяти во втором дополнительном накопителе, куда заносится код младших разрядов адреса отказавшей ячейки, определяющий отказавшую ячейку памяти в группе.

В дальнейшем, при контроле устройства в процессе работы, по текущему адресу производится считывание информации с постоянного накопителя, а также по адресу, определяемому старшими разрядами регистра адреса, производится считывание информации с первого и второго дополнительных накопителей.

Блок сравнения производит сравнение кода адреса, считанного со второго дополнительного накопителя, и адреса, определяемого младшими разрядами регистра адреса. Б случае их равенства фиксируется факт обращения к неисправной ячейке памяти и нужная информация записывается в регистр числа с выхода первого дополнительного накопителя (21.

Недостатком этого устройства является невозможность автоматически находить и фиксировать нужный .вариант разбиения массива ячеек памяти на группы и зависимости от адресов неисправных ячеек, обнаруженных при контроле, и согласно этому варианту заносить информацию отказавших ячеек памяти в резервные ячейки первого дополнительного накопителя по соответствующим адресам, что снижает быстродействие устройства.

Цель изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для контроля памяти, содержащее два накопителя, первый регистр числа, блок управления, регистр адреса, две схемы сравнения и эталонный накопитель, выход которого подключен к первому входу второй схемы срав— нения, второй. вход которой соединен с выходом первого регистра числа и с выходом устройства, выход регистра адреса соединен с адресным выходом устройства и первым входом первой схемы сравнения, первый вход первого регистра числа подключен к входу устройства, а второй вход соединен с первым выходом

5! торого, вход блока местного управления, четвертый вход третьего накопителя, входы формирователей адреса, второй ахоп второго регистра числа и выход третьей схемы сравнения соединены с соответстПри этом формирователь кода адреса целесообразно выполнить содержащим сум45 маторы по модулюдва, второй элемент

ИЛИ, регистр кода управления и элементы И, первые входы которых подключены к первому входу, а первые входы второго элемента ИЛИ и регистра кода управления — ко второму входу формирователя кода адреса, второй вход регистра кода управления и выходы сумматоров по модулю два соединены соответственно с третьим входом и выходами формировате55 mr кода адреса, выход регистра кода управления подключен ко второму входу элемента ИЛИ, выходы которого соединены со вторыми входами элементов И, выхо5

25 первого накопителя, второй выход которого подкл>очек ко второму входу первой схемы сравнения, а первый вход — к пер вому входу втОрого накопителя, вторые входы накопителей, первый вход регистра адреса и третий вход регистра числа и выходы второго накопителя и схем сравнения соединены с соответствующими выходами и входами блока управления, введены формирователь кода адреса, блок местного управления, третий накопитель, два формирователя адреса, третья схема сравнения, второй регистр числа и элемент ИЛИ, причем выход формирователя кода адреса подключен к первому входу первого накопителя, а первый. вход — к выходу регистра адреса и первому входу третьего накопителя, второй вход которого соединен с выходом эталонного накопителя, а третий axon — с выходом первого формирователя адреса и первыми входами второго регистра числа и третьей схемы сравнения, выходы третьего накопителя подключены к третьему входу первого накопителя, причем первый выход— к первому входу элемента ИЛИ, второй вход которого соединен со входом эталонного накопителя и выходом второго формирователя адреса, выходы второго регистра числа и элемента ИЛИ подключены соответственно — ко второму входу третьей схемы сравнения и ко входу регистра адреса, выход блока местного управлепия соединен со вторым входом фор— мирователя кода сдреса, третий вход ковующими выходами и входом блока управления.

809395 ды которых подключены к соответствующим входам сумматоров по модулю два.

Блок местного управления целесообразно выполнить содержащим четвертый накопитель и третий формирователь адреса, выходы которого подключены ко входам четвертого накопителя, а вход и выходы четвертого накопителя соответственно ко входу и выходам блока местного управления.

На фиг. 1 изображена принципиальная схема устройства; на фиг. 2 — схемы формирователя кода адреса и блока местного управления; на фиг. За,б,в и r-примеры разбиения массива ячеек памяти на группы.

Устройство для контроля памяти содержит (фиг. 1) вход 1.1 и адресный выход 1.2 устройства, первый регистр 2 числа, накопитель 3, блок 4 управления, регистр 5 адреса, первую 6 и вторую 7 схемы сравнения, эталонный накопитель 8, формирователь 9 кода адреса, блок 10 местного управления, второй 11 и третий 12 накопители, первый формирователь 13 адреса, третью схему 14 сравнения, второй регистр 15 числа, второй формирователь 16 адреса, первый элемент ИЛИ 17, входы 18-20 и выходы 21 формирователя кода адреса, выход 22 и вход 23 блока 10 местного управления, выходы 24 и 25 и первый 26 и второй 27 входы третьего накопителя 1 2.

Выход эталонного накопителя 8 подключен к первому входу второй схемы 7 сравнения, второй вход которой соединен с выходом первого регистра 2 числа и с выходом устройства, Выход регистра 5 адреса соединен с адресным выходом 1.2 устройства и первым входом первой схемы

6 сравнения. Первый вход перви о регистра 2 числа подключен ко входу 1.1 устройства, а второй вход соединен с первым выходом первого накопителя 3, второй выход которого подключен ко второму входу первой схемы 6 сравнения. Первый вход первого накопителя 3 подключен к первому входу второго накопителя 11. Вторые входы первого 3 и второго 11 накопителей, первый вход регистра адреса 5 и третий вход первого регистра числа 2 и выходы накопителя 1 1, первой 6 и второй 7 схем сравнения соединены с соответствующими выходами и входами блока

4 управления.

Выходы21 формирователя 9.кода адреса подключены к первому входу первого накопителя 3, н первый вход 18 к вы10

6 ходу регистра 5.адреса и первому входу

26 третьего накопителя 12, второй вход

27 которого соединен с выходом эталонного накопителя 8, а третий вход - с выходом первого формирователя 13 адреса и первыми входами второго регистра числа 15 и третьей схемы 14 сравнения.

Выходы 24 и 25 третьего накопителя 12 подключены к третьему входу первого накопителя 3, причем первый выход 24 — к первому входу элемента ИЛИ 17, второй вход которого соединен со входом эталонного накопителя 8 и выходом второго формирователя 16 адреса. Выходи второго регистра 15 числа и элемента ИЛИ 17 подключены соответственно ко второму входу третьей схемы 14 сравнения и ко входу регистра 5 адреса. Выход 22 блока

10 местного управления соединен со вторым входом 19 формирователя 9 кода адреса, третий вход 20 которого, вход 23 блока 10 местного управления и четвертый вход третьего накопителя 12 входы первого 13 и второго 16 формирователей адреса, второй вход второго регистра 15 числа и выход третьей схемы 14 сравнения соединены с соответствующими выходами и входами блока 4 управления. При этом формирователь 9 кода адреса (см. фиг. 2) содержит сумматоры по модулю ф два 28 -28 „, элементы И 29, второй элемент ИЛИ 30 и регистр 31 кода управления. Первые входы элементов И

29 подключены к первому входу 18, а первые входы второго элемента ИЛИ 30 и регистра 31 кода у-правления — ко второму 19 входам формирователя 9 кода адреса. Второй вход регистра 31 кода управления и выходы сумматоров по модулю два 28„— 28,„соединены соответственно с третьим входом 20 и выходами 21—

21,„формирователя 9 кода адреса..Вы- ход регистра 3 1 кода управления подключен ко второму входу второго элемента

ИЛИ 30, выходы которого соединены со вторыми входами элементов И 29, выходы которых подключены к соответствующим входам сумматоров по модулю два 28128 .

При этом блок 10 местного управления выполнен содержащим (см. фиг.2.) четвертый накопитель 32 и третий формирователь 33 адреса, выходы которого подключены ко входам четвертого накопителя 32.

Вход третьего формирователя 33 адреса и выходы четвертого накопителя 32 соединены соответственно со входом 23 и выходом 22 блока 10 местного управ20

Причем в первом режиме работы устройства запись информации в первый рр.— гистр 2 числа происходит по сигналу с блока 4 управления только с его первого входа, На первый вход второй схемы

7 сравнения поступает информация, считанная с эталонного накопителя 8. Ра7 80939 ления. Проверяемый постоянный накопитель

34 подключен ко входу 1.1 и выходу 1.2 устройства (см. фиг. 1).

На фиг. За изображен массив четьг— рехразрядных адресов ячеек памяти с номерами 1 — "15", а на фиг. Зб показаS но, как путем выделения двух старших разрядов адреса, третьего и четвертого производится разбиение массива ячеек памяти на четыре группы 1-1У (ячейки !

О памяти, относящиеся к одной группе, имеют один и тот же адрес, определяемый старшими разрядами кода адреса, в данном случае третьим и четвертым).

На фиг. Зв показан пример другого !

5 разбиения массива ячеек памяти на группы с одновременной блокировкой и заменой ячеек памяти с номерами "12", 14", "8 и 5" (подчеркнуты), а на фиг. Зг— вариант разбиения массива ячеек памяти на группы с заменой ячеек с номерами

«О» "1" "2" 3" э Ф

Устройство работает следующим образом.

В процессе функционирования устрой25 ство последовательно осуществляет четыре режима работы.

B первом режиме задача устройства состоит в обнаружении неисправных ячеек памяти проверяемого постоянного накопителя 34 (см. фиг. 1), занесении кодов их адресов и верхних кодов, хранимых в них чисел в ячейки памяти третьего накопителя 12 по последовательным адресам.

Код адреса с выхода второго формирователя 16 адреса поступает на адресный вход эталонного накопителя 8 и на адресный вход проверяемого накопителя 34 (c выхода второго формирователя 16 адреса код адреса поступает на второй вход эле- 40 мента ИЛИ 17, далее — на вход регистра 5 адреса и с его выхода на адресный вход проверяемого накопителя 34).

В эталонном накопителе 8 и накопителе 34 по одноименным адресам записаны 4> одинаковые коды чисел. Код числа, счи= танный с проверяемого накопителя 34, поступает на первый вход первого регистра

2 числа и далее с его выхода на второй вход второй схемы 7 сравнения, предназначенной для обнаружения ошибки. венство кодов чисел, считанных с про— веряемого постоянного накопителя 34 и эталонного накопителя 8, означает исправность данной ячейки памяти постоянного накопителя 34, при этом по сигналу с выхода блока 4 управления второй формирователь 16 адреса формирует следующий адрес. В случае неравенства кодов фиксируется неисправность данной ячейки памяти. По сигналу с выхода блока 4 управления первый формирователь 13 адреса формирует следующий код адреса, по которому в третий накопитель 12 записывается код адреса неисправной ячейки, поступающий на его первый вход записи 26 с выхода регистра 5 адреса, и верный код числа, хранимый в этой ячейке, поступающий с выхода эталонного накопителя 8 на второй вход записи 27. Далее по сигналу с блока 4 управления второй формирователь 16 адреса формирует следующий адрес и устройство начинает проверку следующей ячейки памяти контролируемого постоянного накопителя 34.

После проверки последней ячейки памяти по сигналу с блока 4 управления производится запись во второй регистр

15 числа кода количества неисправных ячеек, поступающего на его вход с выхода первого формирователя 13 адреса. На этом работа в первом режиме заканчиваетсяя.

Задача устройства во втором режиме— определить и зафиксировать вариант разбиения массива памяти постоянного накопителя 34 на группы в зависимости от адресов неисправных ячеек памяти, обеспечивающий нахождение в каждой группе ячеек лишь одной неисправной.

Разбиение массива ячеек памяти на. группы осуществляется путем формирования кодов адресов групп из колов адресов ячеек памяти, при этом коды адресов памяти, входящих в одну группу, порождают один и тот же код адреса данной группы.

Формирование каждого !. -ого разряда

-разрядного кода адреса группы из и --разрядного кода адреса ячейки памяти осуществляется формирователем 9 кода адреса (фиг. 2) суммированием по модулю 2 на и -входовом сумматоре по модулю 2,28 определенных разрядов кода адреса ячейки.

Для чего на первые входы элементов

И 29, относящихся к сумматору 28 подается с первого входа 18 и -разрядный код адреса ячейки, на вторые входы соответствующие разряды кода управления, поступаюшего со второго входа 19 через ! первый вход второго элемента ИЛИ 30.

В зависимости от кода управления с выходов И 29 на входы сумматора 28i поступают те или иные разряды кода адреса ячейки памяти, чем достигается выбор нужного алгоритма формирования каждого 1 -ого разряда кода адреса группы.

Различные коды управления записаны в четвертом накопителе 32 (фиг. 2) блока 10 местного управления. При этом формирование текущего значения кода управления осушествляется считыванием его из четвертого накопителя 32 по адресу, поступаюшему с выхода третьего формирователя ЗЗ адреса.

Найденный в процессе работы устройства код управления, а следовательно И вариант разбиения массива ячеек памяти на группы, фиксируется в регистре 31 кода управления (фиг. 2).

В данном режиме работы устройство осушествляет проверку каждого варианта разбиения массива ячеек памяти на группы, определяемого соответствуюшим текущим значением кода управления, т.е. определяет не содержится ли в каждой группе более одной неисправной ячейки памяти.

Зля этого, начиная с первого адреса, производится последовательное считывание с третьего накопителя 12 кодов адресов неисправных ячеек памяти. Код адреса неисправной ячейки памяти с первого выхода 24 третьего накопителя 12 через первый вход первого элемента ИЛИ 1 7 поступает на вход регистра 5 адреса и с

его выхода на первый вход 18 формирователя 9 кода адреса, служащего для формирования кода адреса группы ячеек памяти.

С выхода 20 формирователя 9 кода адреса 1и -разрядный код адреса группы поступает на адресный вход второго накопителя 11. По сигналу блока 4 управления производится считывание информации из одноразрядной ячейки памяти второго накопителя 11, расположенной по данному адресу, а затем запись в нее единичной информации. Предварительно все ячейки .памяти второго накопителя 11 обнуляются, поэтому считанная из его ячейки единичная информация свидетельствует о том, что обрашение к ней уже было ранее.

Это означает, что в группу ячеек памяти, имеюших данный разрядный код адреса группы, входит более одной неисправной ячейки постоянного, накопителя 34, и

5

55 следовательно, проверяемый вариант разбиения массива ячеек памяти на группы, определяемый текушим значением кода управления, неприемлем. По единичному сигналу с выхода второго накопителя 11 блок 4 управления переводит устройство в режим проверки следующего варианта разбиения массива ячеек памяти на группы. Для этого по сигналу с блока 4 управления блок 10 местного управления формирует следуюший проверяемый код управления, ячейки памяти второго накопителя 11. обнуляются, иэ третьего накопителя 12 вновь по последовательным адресам, начиная с первого, считываются коды адресов неисправных ячеек памяти.

При считывании нулевого сигнала с выхода второго накопителя 1 1 устройство остается в режиме проверки текушего варианта разбиения массива ячеек памяти на группы. При этом по сигналу с блока

4 управления первый. формирователь 13 адреса формчрует следуюший адрес, по которому из третьего накопителя 12 считывается Kol1 адреса следующей неисправной ячейки и т.д. После анализа последнего кода адреса неисправной ячейки, что фиксируется поступлением на вход блока

4 управления сигнала сравнения с выхода третьей схемы 14 сравнения, произв®дится запись текущего значения кода управления в регистр 31 кода управления формирователя кода адреса, для чего на его третий вход 20 с выхода блока 4 управления поступает сигнал записи. Йанный вариант разбиения массива ячеек памяти на группы (данный код управления), обеспечивает нахождение в каждой группе не более одной неисправной ячейки памяти. На этом устройство свою работу во втором режиме заканчивает.

В третьем режиме работы устройства производится запись кодов чисел и кодов адресов неисправных ячеек памяти в ячейки памяти первого накопителя 3, расположенных по п1 — разрядным адресам групп, формируемым в соответствии с зафиксированным кодом управления из со.-. ответствуюших записываемых и -paapsAных кодов адресов неисправных ячеек памяти. При этом из третьего накопителя

12 по последовательным адресам, начиная с первого, производится считывание ксьдов чисел и кодов неисправных ячеек.

Как и во втором режиме, код адреса неисправной ячейки с первого выхода 24 третьего накопителя 12 поступает на первый вход 18 формирователя 9 кода адреса, с,выхода 20 которого м -разрядный код адреса группы ячеек памяти поступает на адресный вход первого накопителя 3, По данному адресу в первый накопитель

3 производится запись кода адреса и кода числа неисправной ячейки, поступающих на его третий вход соответственно с первого

24 и второго 25 выходов третьего накопителя 12.

После считывания и записи информации, соответствующей последней неисправной ячейке, что фиксирует поступление на вход блока 4 управлениясигнала сравнения с выхода третьей схемы 14 сравнения, устройство свою работу в третьем режиме заканчивает.

B четвертом режиме производится контроль с блокировкой неисправных ячеек памяти запоминающего устройства, в состав которого входит постоянный накопитель 3,. регистр 2 числа, регистр 5 адреса, первый накопитель 3, первая схема 6 сравнения, формирователь 9 кода адреса.

Как и в первом режиме, по сигналу с блока 4 управления второй формирователь

16 адреса последовательно формирует коды адресов.

Текущий код адреса поступает с выхода второго формирователя 16 адреса на вход эталонного накопителя 8, на вход контролируемого постоянного накопителя

34 и на первый вход 18 формирователя

9 кода адреса, с выхода 20 которого

1 1-разрядный код адреса группы, сформированный в соответствии с зафиксированным з регистре 31 кодом управления, поступает на вход первого накопителя 3.

По этим адресам из эталонного накопителя 8, постоянного накопителя 34 и первого накопителя 3 производится считывание информации. При этом из первого накопителя 3 считывается код числа и код адреса неисправной ячейки памяти, которая входит в группу ячеек памяти, имеющих данный код адреса группы. Код адреса неисправной ячейки памяти со второго. выхода первого накопителя 3 поступает на второй вход первой схемы 6 сравнения, на первый вход которой с выхода регистра 5 адреса, подается текущий код адреса. Сигнал сравнения данных кодов, подаваемый с выхода первой схемы 6 сравнения на вход блока 4 управления, фиксирует факт обращения к неисправной ячейке памяти. При этом с выхода блока 4 управления на третий вход первого регистра 2 числа поступает сигнал, разрешающий запись информации с его вто10

55 пользовании различных вариантов разбиения массива ячеек памяти на группы в зависимости от наборов адресов неисправных ячеек, приведен на фиг. 3.

Пусть постоянный накопитель 34 концентрируемый имеет шестнадцать ячеек памяти (см. фиг. За), но разбиение массива ячеек памяти на четыре группы производится не выделением двух старших разрядов адреса (см. фиг. Зб), а формированием двухразрядного кода адреса группы из четырехразрядного адреса ячейки памяти, Причем первый разряд кода адреса группы формируется суммированием по модулю 2 первого и второго разряда кода адреса ячейки памяти, а второй— суммированием третьего и четвертого разрядов. Из фиг. Зв видно, что в этом случае производится другое разбиение массива ячеек памяти на группы и возможна, например, одновременная блокировка и замена ячеек памяти с номерами -"12, 14, "8", 5 (на фиг. Зв. подчеркнуты), что нельзя было осуществить в предыдущем случае, так как ячейки памяти с номерами 12 и 14 входят в одну группу, Аналогично при варианте разбиения массива ячеек памяти на группы (фиг, Зв) возможна одновременная блокировка и подмена ячеек памяти с номерами "0", 1, "2, "3", которая не осуществима ни в первом, ни во втором случае.

Технико«экономическое преимушество предложенного устройства заключается в том, что в нем обеспечено автоматиче12 рого входа, на который поступает верный ! код числа с первого выхода первого накопителя 3.

Сигнал несравнения с выхода первой схемы 6 сравнения фиксирует обращение к исправной ячейке памяти проверяемого постоянного накопителя 34, при этом на третий вход первого регистра 2 числа поступает сигнал разрешения записи информации с его первого входа, на который подается код числа, считанный с постоянного накопителя 34. Код числа с выхода эталонного накопителя 8 поступает на первый вход второй схемы 7 сравнения,на второй вход которой подается код числа с выхода первого регистра 2 числа. При обнаружении ошибки с выхода второй схемы сравнения на вход блока 4 управления поступает сигнал ошибки. При отсутствии ошибки устройство переходит к проверке следующего адреса.

Пример, иллюстрирующий блокировку и замену неисправных ячеек памяти при ис14 ское нахождение и фиксация варианта разбиения массива ячеек проверяемой постоянной памяти на группы, содержащие не более одной неисправной ячейки, в зависимости от адресов неисправных ячеек, обнаруженных при контроле, и одновременную блокировку и подмену неисправ. ных ячеек проверяемой памяти резервными, что повышает быстродействие устройства.

Формула изобретения

1. Устройство для контроля памяти, содержащее два накопителя, первый регистр числа, блок управления, регистр алреса, две схс ль1 сравне1111я и эталон— ный накопитель, выход которого подключен к первому входу второй схемы сравнения, второй worr, которой соединен с выходом первого регистра числа и с выходом устройства, выход регистра адреса соединен с адресным выходом устройства и первым входом первой схемы сравнения, первый вход первого регистра числа подключен к входу устройства, а второй вход соединен с первым выходом перисг0 11ако-пителя, второй вью:од которого подключен ко второму входу первой схемы: сравнения, а первый вход — к первому входу второго накопителя, вторые входы накопителей, первый вход регистра адреса 11 третий вход регистра числа и вь1ходы второго накопитЕЛЯ И СХЕМ СРаВНЕНИЯ СОЕДИНОНЫ С COOI ветствующими выходами и входами блока управления, о т л и ч а 1о щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит формирователь кода адреса, блок местного управления, третий накопитель, два формирователя адреса, третью схему сравнения, второй регистр числа и элемент ИЛИ, причем выход формирователя кода адреса подключен к первому входу первого накопителя, а первый вход — к выходу регистра адреса и первому входу третьего накопителя, второй вход которого соединен с выходом эталонного накопителя„ а третий вход — с выходом первого формирователя адреса и первыми входами второго регистра числа и третьей схемы сравнения, выходы третьего накопителя

50 подключены к третьему входу первого накопителя, причем первый выход - g первому входу элемента ИЛИ, второй вход которого соединен со входом эталонного накопителя и выходом второго формирователя адреса, выходы второго регистра числа и элемента ИЛИ подключены соответственно ко второму входу третьей схемы сравнения и ко входу регистра адреса, выход блока местного управления соединен со вторым входом формирователя кода адреса, третий вход которого, вход блока местного управления, четвертый вход третьего накопителя, входы формирователей адреса, второй вход второго регистра числа н выход третьей схемы сравнения соединены с соответствующими вькодами и входом блока управления.

2. Устройство по п. 1, о т л и ч аю щ е е с я тем, что формирователь кода адреса содержит сумматоры по модулю два, второй элемент ИЛИ, регистр кода управления и элементы И, первые входы которых подключены к первому входу, а первые входы второго элемента

ИЛИ и регистра кода управления — ко второму входу формирователя кода адреса, второй вход регистра кода управления и выходы сумматоров по модулю два соединены соответственно с третьим входом и выходами формирователя кода адреса,Ф выход регистра кода управления подключен кo второму входу второго элемента

ИЛИ, выходы которого соединены со вторы мп входами элементов. И, выходы которых подключены к соответствующим входам сумматоров, по модулю два.

3. Устройство по п. 1, о т л и ч а— ю щ е е с я тем, что блок местного управления выполнен содержащим четвертый накопитель и третий формирователь ; адреса, выходы которого подключены ко входам четвертого накопителя, а вход и выходы четвертого накопителя соответственно Ко входу и BblxollGM блока местного управления.

Иcточники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

J4 504250, кл. 9 11 С 29/00, 1976.

2. Авторское свидетельство СССР v. 492000, кл. С, 11 С 29/00, 1974 (прототип) .

809395

"и 1 2 Ъ 1Ъ 74 9" l01A&334 р O O< 0 D O> C< O O

2р 001 1 00 1 1 001 1 00 1 1

Зр 0009) « 0000««

qp oooooooo

Фиа5а а> oo00t « o000< < <

<р QQQQ90003 l< )3 )43

4реЯрО{ f 0011 00 ) 00 3 О

Зре4рОООО 3 3 3 3 ) ) 3 ООао

Фиг. оо Р®"Ро О О" О" О" О О

tpeeapO a <« < О 0 О «

Заказ 441/69 Тирад 656

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москьа, >Х-35, Раушская наб., д. 4/5

Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель B Гордонова

Редактор Т. Мермелштайн Техред M.Kîùòópà Корректор В. Бутяга