Устройство для контроля блоковпостоянной памяти

Устройство для контроля блоковпостоянной памяти

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Х АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (1)809399 (61) Дополнительное к ввт. свид-ву (22) Заявлено 0106.79 (21) 2774385/18-24 (5!)М. Кл.з

G 11 С 29/00 с присоединением заявки ¹

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 28081. Бюллетень №

Дата опубликования описания 08 ° 03 ° 81 (53) УДК 681. 327 (088.8) (72) Авторы изобретения

В.И.Монахов, В.И.Косов, A È.Ñàâåëüåâ и Е.Б.Ткачева (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ПОСТОЯННОЙ ПАМЯТИ

Изобретение относится к запоминающим устройствам.

Известно устройство, содержащее адресный накопитель с адресными и разрядными цепями, регистр слова, блоки кодирования и декодирования и в нем используются корректирующие коды (1).

Недостатками этого устройства являются сложность построения блоков кодирования и декодирования и недостаточно высокая достоверность контроля.

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее блок считы вания информации, блок ввода информации, блок оперативной памяти, блок сравнения, блок вывода информации, а также дополнительный блок ввода информации 1 2).

Недостатками этого устройства являются необходимость вновь вводить эталонную информацию в блок оперативной памяти перед последующей проверкой после выключения устройства, что снижает быстродействие устройства, а также низкая достоверность контроля вследствие отсутствия контроля правильности обращения по адресу в блок оперативной памяти и отсутствия анализа неисправностей.

Цель изобретения — повышение быстродействия устройства и достоверности контроля.

Поставленная цель достигается тем, что в устройство для контроля блоков постоянной памяти, содержащее блок управления, регистр числа; первый регистр адреса, сумматор и блок контроля по модулю три, причем первые входы регистра числа и первого регистра адреса соединены с одними из выходов блока управления, одни из входов которого подключены соответственно к выходу сумматора и к выходу блока контроля по модулю три, второй вход первого регистра

20 адреса и второй вход и первый выход регистра числа соединены соответственно с адресным входом и с числовыми входом и выходом устройства, введены накопитель, схема поразряд25 ного сравнения, регистр результатов сравнения, шифратор, элементы И, элементы ИЛИ, второй регистр адреса, счетчик и формирователь сигналов циклического обращения, причем

30 входы первого элемента ИЛИ подклю809399 чены соответственно к выходу первого элемента И, к выходу второго элемен- та И и к выходу третьего элемента И и первому входу схемы поразрядного сравнения, выход первого элемента

ИЛИ соединен с первым входом накопителя„ второй вход которого, первые входы первого и второго элементов И и вход счетчика подключены соответственно к другим выходам блока управления, выход счетчика соединен со входом формирователя сигналов циклического обращения, выход которого и первый выход схемы поразрядного сравнения подключены соответственно к другим входам блока управлениг, второй выход схемы поразрядного сравнения соединен со входом регистра результатоь сравнения, выход которого подключен ко входу шифратора, выход (которого соединен со вторым входом первого элемента И, второй вход второго элемента

И подключен к выходу второго элемента ра адреса, вход которого соединен с первым выходом первого регистра, адреса, второй выход которого подключен к первым входам третьего элемента И и блока контроля по модулю три,. второй вход которого соединен с выходом третьего элемента ИЛИ, второй вход третьего элемента И подключен ко второму выходу регистра числа, третьи вход и выход которого соединены соответственно с выходом накопителя, вторым входом схемы поразрядного сравнения и первыми входами второго и третьего элементов

ИЛИ и со вторыми входами второго и третьего элементов ИЛИ, выход второго элемента ИЛИ подключен ко входу сумматора.

На чертеже приведена функциональная схема предлагаемого устройства.

Устройство содержит блок 1 управления, формирователь 2 сигналов циклического обращения, накопитель

3 полупостоянного типа, схему 4 IIQ разрядного сравнения, регистр 5 результатон сравнения, шифратор 6, первый 7 и второй 8 элементы И, первый элемент 9 ИЛИ, третий элемент

10 И, регистр 11 числа, первый регистр 12 адреса, второй 13 и третий 14 элементы ИЛИ, сумматор 15, блок 16 контроля по модулю три, второй регистр 17 адреса и счетчик 18.

Первые входы регистра 11 числа и первого регистра 12 адреса соединены с одними из выходов блока

1 управления, одни из входов которого подключены соответственно к выходу сумматора 15 и к выходу блока 16 контроля по модулю три.

Второй вход первого регистра 12 адреса и второй вход и первый выход регистра 11 числа соединены соответственно с адресным входом и с числовым входом и выходом устройства. Входы первого элемента 9 ИЛИ подключены соответственно к выходу первого элемента 7 И, к выходу второго элемента 8 И и к выходу третьего элемента 10 И и первому входу схемы 4 поразрядного сравнения.

Выход первого элемента 9 ИЛИ соединен с первым входом накопителя 3, второй вход которого, первые входы первого 7 и второго 8 элементов

И и вход счетчика 18 подключены соответственно к другим выходам блока 1 управления. Выход счетчика 18 соединен со входом формирователя

2 сигналов циклического обращения, 15 выход которого и первый выход схемы 4 поразрядного сравнения подключены соответственно с другими входами блока 1 управления. Второй выход схемы 4 поразрядного сравнения соединен со входом регистра 5

20 результатов сравнения, выход которого подключен ко входу шифратора

6, выход которого соединен со вторым входом первого элемента 7 И. Второй вход второго элемента 8 И подр5 клвчен к выходу второго регистра 17 адреса, вход которого соединен с первым выходом первого регистра 12 адреса, второй выход которого подключен к первым входам третьего элемента 10 И и блока контроля 16 по модулю три, второй вход которого соединен с выходом третьего элемента ИЛИ 14. Второй вход третьего элемента 10 И подключен ко второму выходу регистра 11 числа, третьи вход и выход которого соединены соответственно с выходом; накопителя 3, вторым входом схемы 4 поразрядного сравнения и первыми входами второго 13 и третьего 14 элемен4О тов ИЛИ и со вторыми входами второго 13 и третьего 14 элементов ИЛИ.

Выход второго элемента 13 ИЛИ Подключен ко входу сумматора 15.

Устройство работает следующим образом.

В режиме контроля информация, соответствующая хранимой в проверяемом блоке постоянной памяти, через регистр 11 числа и третий элемент 10 И поступает на вход первого элемента 9 ИЛИ и вместе с кодами адресов записываются в накопитель

3. После этого по управляющим сигналам из блока 1 управления информация считывается из накопителя

3 и поступает для контроля на регистр 11 числа, а также сумматор

15 и блок 16 контроля по модулю три.

Описанные операции составляют

60 подготовительный этап режима контроля и производятся однократно для проверяемых блоков постоянной памяти с одинаковой информацией.

Затем информация из проверяемоЯ го блока постоянной памяти через

809399 регистр 11 числа подается через второй элемент 13 ИЛИ на сумматор

15, позволяющий производить суммирование поступающей информации и сравнение полученной суммы с контрольной; через третий элемент 14 ИЛИ на блок 16 контроля по модулю три, причем на него .же поступает код адреса с регистра 12 адреса. В соответствии с сигналами, поступающими из блока

1 управления, производится контроль па модулю три как числа, так и адреса поступающей информации. Кроме того, блок 16 контроля по модулю три производит контроль информации, содержащейся в накопителе 3; на схему 4 поразрядного сравнения, с выхода третье-15 го элемента 10 И. Схема 4 поразрядного сравнения осуществляет контроль, исключающий пропуск ошибки. Блок 1 управления по сигналу неисправности хотя бы на одном из ега входов выра- 2О батывает сигнал "Сбой". По этому сигналу код с первого регистра 12 адреса поступает во второй регистр 17 адреса, фиксирующий неисправности, а в регистр 5 результатов сравнения пере- писывается информация из схемы 4 поразрядного сравнения. С регистра 5 результатов сравнения информация подается на шифратор 6, вырабатывающий код неисправных разрядов, который через первый элемент 7 И поступает на первый элемент 9 ИЛИ и записывается в накопитель 3. Одновременно с этим код адреса неисправности через второй элемент 8 И поступает на вход первого элемента 9 ИЛИ и так- З5 же записывается в накопитель 3.

Формула изобретения

Устройство для контроля блоков постоянной памяти, содержащее блок управления, регистр числа, первый регистр адреса, сумматор и блок контроля по модулю три, причем первые входы регистра числа и первого регистра адреса соединены с одними из выходов блока управления, одни из входов которого подключены соответственно к выходу сумматора и к выходу блока контроля по модулю три, второй вход первого регистра адреса и второй вход и первый выход регистра числа соединены соответственно с адресным входом и с числовыми входом и выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства и достоверности контроля, оно содержит накопитель, схему поразрядного сравнения, регистр результатов сравнения, шифратор, элементы И> элементы ИЛИ второй регистр адреса, счетчик и формирователь сигналов циклического обращения, причем входы первого элемента ИЛИ подключены соотВетственно к выходу первого элемента

И, к выходу второго элемента И и к выходу третьего элемента И и первому входу схемы поразрядного сравнения, выход первого элемента ИЛИ соединен с первым входом накопителя, второй вход которого, первые входы первого и второго элементов

И и вход счетчика подключены соответственна к другим выходам блока управления, выход счетчика соединен со входом формирователя сигналов циклического обращения, выход ка60

После этого блок 1 управления производит обращение к последующим адресам до появления следующего сиг- 40 нала неисправности.

Таким образом, контролируется правильность занесения информации в проверяемом блоке постоянной памяти и его работоспособность. Все 4 выявленные адреса неисправностей вместе с кодами неисправных разрядов записываются в накопитель 3.

После полного контроля блока постоянной памяти па сигналам блока

1 управления производится автоматическое обращение к проверяемому блоку по адресам неисправностей, которые считываются из накопителя 3. В этом случае происходит многократное обращение к адресу, чта осуществляется формирователем 2 сигналов циклического обращения. Количество обращений определяется счетчиком 18.

Такая дополнительная проверка позволяет выявить случайные сбои, свести систематические сбои к по- стоянным и оставить в памяти накопителя 3 адреса только действитель- но неисправных чисел и коды неисправных разрядов.

В режиме анализа неисправностей накопитель 3 по:сигналам из блока

1 управления выдает коды неисправных адресов с информацией о неисправных разрядах, что позволяет оперативно определить причины и место неисправности проверяемого блока постоянной памяти.

Техника-экономическое преимущество предложенного устройства заключается в том, что оно позволяет значительно сократить время проверки блоков постоянной памяти за счет ав" томатизации операций контроля, фиксирования и анализа неисправностей и, таким образом, имеет более высокое быстродействие по сравнению с известным. Вместе с тем значительно повышается достоверность контроля за счет применения различных способов проверки работоспособности как проверяемого блока, так и контролирующего устройства.

809399

Составитель Т. Зайцева

Редактор Н.Кешеля Техред Ж.Кастелевич Корректор Г.Назарова

Заказ 442/70 Тираж 656 Подписное

ВНИИПИ Государственного:комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, торого и первый выход схемы поразрядного сравнения подключены соответственно к другим входам блока управления, второй выход схемы поразрядного сравнения соединен со входом регистра результатов сравнения, выход которого подключен ко входу шифратора, выход которого соединен со вторым входом первого элемента И, второй вход второго элемента И подключен к выходу второго регистра адреса, вход которого соединен с первым выходом первого регистра адреса, второй выход которого подключен к первым входам третьего элемента И и блока контроля по модулю три, второй вход которого сое- 5 динен с выходом третьего элемента

ИЛИ, второй вход третьего элемента

И подключен ко второму выходу регистра числа, третьи вход и выход которого соединены соответственно с выходом накопителя, вторым входом схемы поразрядного сравнения и первыми входами второго и третьего элементов ИЛИ и со вторыми входами второго и третьего элементов ИЛИ, выход второго элемента ИЛИ подключен ко входу сумматора.

Источники информации, принятые во внимание при экспертизе

1. "Автоматика и телемеханика", 1974, М 7, с. 155-171.

2. Авторское свидетельство СССР

9 584338, кл. G 11 С 29/00, 1977 (прототип).