Запоминающее устройство с кор-рекцией программы

Запоминающее устройство с кор-рекцией программы

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТРРСКРМУ СВИ ЕТИЛЬСТВУ

Союз Советских

Социалистических

Республик ()809400 (61) Дополнительное к ввт. свид-ву (22) Заявлено 27 0679 (21) 2775500/18-24 с присоединением заявки М (23) Приоритет

Опубликовано 280281. Бюллетень NP 8

Дата опубликования описания 08. 03. 81 (51)M. Кл.3

G 11 С 29/00

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 681. 327..6(088.8) (54) ЗАПОИИНИОЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ПРОГРАММЫ

Изобретение относится к запоминающим устройствам.

Известны запоминающие устройства; с коррекцией програмы и контролем блоков памяти И1 и 2).

Одно из известных устройств содержит счетчик номеров ячеек, блок дешифраторов, блок информирования синхроимпульсов, синхрогенератор, читающее устройство, оперативную память, соединенную со схемой сравнения Г1).

Недостатками этого устройства являются сложность построения устройства и уменьшение быстродействия в результате затрат времени на контроль.

Наиболее близким техническим ре- шением к предлагаемому изобретению является устройство, содержащее адресный накопитель, связанный с ре- . гистром адреса, числовой регистр, регистр слова, информация в котором может изменяться с помощью регистра кода, исходного состояния, регистр кода неисправных адресов, соединенный с адресными цепями накопителя и постоянной памятью, а также блок управления с сумматором,,блоком контроля, связанным с число|вым регистром и внешними устройст-! вами. Такое устройство использует метод объемно-неполного резервирования ° В адресный накопитель записываются информационные разряды программы и бит контроля по четности.

На регистре кода неисправных адресов набираются коды адресов информационных ячеек основной постоянной памяти, которые имеют отказавший разряд. B дополнительной постоянной памяти записывается номер отказавшегося разряда в информационной ячейке. В случае обнаружения ошиб15 ки блоком контроля происходит восстановление неисправных информационных разрядов програмы (23.

Недостатками этого устройства являются необходимость перепрошивки

20 дополнительной постоянной памяти, ограниченность числа корректируе.—

ыях слов и снижение быстродействия.

Цель изобретения - повышение быстродействия путем сокращения

Ю времени отладки программ, хранящихся в постоянной памяти процессра или вычислительной систевы.

Поставленная цель достигается тем, что в запоминающее устройство

30 .с коррекцией программы, содержащее

809400 блок управления, блок постоянной памяти, регистр кода неисправных адресов, адресный и числовой регистр, соединенные с регистром исходного состояния, введены блок селекции адресов, один выход которого под5 ключен к первому входу блока постоянной памяти, другой выход — ко входу регистра кода неисправных адресов, а первый вход — к первому выходу адресного регистра, дополнительный адресный регистр, один вход которого соединен со вторым выходом адресного регистра, шифратор, вход которого соединен с первым выходом регистра кода неисправных адресов, а выход— со вторым входом дополнительного адресного регистра, дополнительный блок управления, первый вход которого соецинен с кодовой шиной, второй вход — со вторым выходом регистра кода неисправных адресов, первый вы- Щ ход — с третьим входом дополнительного адресного регистра, второй выход — со входом адресного регистра, а третий выход- со вторым входом числового регистра, блок селекции числа, соединенный с блоком управления, блок полупостоянной памяти, первый вход которого связан с числовым регистром, второй вход — с третьим выходом блока селекции адреса, а третий вход — с четвертым выхоцом дополнительного блока управления,. четыре элемента И и два элемента ИЛИ. Первый вход первого элемента И подключен к кодовой шине, второй вход — к пятому выходу дополнительного блока управления, а выход — к первому входу первого элемента ИЛИ, выход которого соединен со вторым входом блока селекции адреса, а второй вход — с выходом второ- 40

ro элемента И, первый вход которого связан с шестым выходом дополнительного блока управления, а второй вход— с выходом дополнительного адресного регистра. Первый вход третьего эле- 45 мента И подключен к седьмому выходу дополнительного блока управления, второй вход — к выходу блока постоянной памяти, а выход — к первому входу второго элемента ИЛИ, выход которого соединен с входом блока селекции числа, а второй вход — с выходом четвертого элемента И, первый вход которого связан с восьмым выходом дополнительного блока управления, второй вход — со вторым входом 55 числового регистра и выходом блока полупостоянной памяти. Девятый выход дополнительного блока управления подключен ко второму входу блока постоянной памяти. 60

На чертеже показана схема запоминающего устройства с коррекцией программы.

Запоминающее устройство с коррекцией программы содержит блок 1 управ- 5 ления блок 2 постоянной памяти, регистр 3 кода неисправных адресов, адресный регистр 4, числовой регистр

5, соединенный с регистром б кода исходного состояния.

С целью повышения быстродействия путем ускорения отладки. программ в него введены блок 7 селекции адреса, дополнительный адресный регистр 8, шифратор 9, дополнительный блок 10 управления, блок 11 селекции числа, блок 12 полупостоянной памяти, первый элемент И вЂ” 13, второй элемент

И вЂ” 14, третий элемент И вЂ” 15, четвертый элемент И вЂ” 16, первый элемент ИЛИ вЂ” 17, второй элемент ИЛИ

18.

Запоминающее устройство с коррекцией программы работает в двух режимах: рабочем режиме автоматической коррекции программы при первоначальной отладке системы или переналадке системы на новые задачи и режиме ручной коррекции записанных в блок полупостоянной памяти чисел программы (сюда относится также режим первоначального ввода корректируемых чисел в блок полупостоянной памятью).

Работа устройства в режиме автоматической коррекции программ начинается с поступления из кодовой шины сигналов "уст.о" и "запуск" на первый вход дополнительного блока 10 управления. Дополнительный блок 10 управления вырабатывает сигналы установки в исходное состояние дополнительного адресного регистра 8, адресного регистра 4, числового регистра 5 и блока 12 полупостоянной памяти. Затем дополнительный блок 10 управления подает соответствующие сигналы опроса на блок 2 постоянной памяти и на блок 12 полупостоянной памяти.

Далее на блок 7 селекции адреса иэ кодовой шины через первый элемент

И вЂ” 13 на сигналу разрешения с дополнительного блока 10 управления и через первый элемент ИЛИ вЂ” 17 поступает код адреса выбираемого числа. Из блока 7 селекции адреса код адреса поступает по двум каналам: на блок 2 постоянной памяти, где по этому адресу выбирается число, и на регистр 3 кода неисправных адресов. На регистре 3 кода неисправных адресов набраны адреса чисел и массивов которые коррек7 тируются и подлежат выборке иэ блока 12 полупостоянной памяти. В случае совпадения поступающего рабочего адреса с одним иэ набранных адресов чисел и массивов из регистра 3 кода неисправных адресов на дополнительный блок 10 управления поступает импульс, по которому вырабатывается сигнал подачи в блок

1 управления числа из блока 2 по809400 постоянной памяти, в противном случае — из блока 2 постоянной памяти.

В режиме ручной коррекции записанных в блок полупостоянной памяти чисел или первоначального ввода корректируемых чисел, адрес числа определяется адресным регистром 4 и подается через блок 7 селекции адреса на блок 12 полупостоянной памяти.

Код корректируемого числа набирается на регистре б кода исходного состояния и вводится в блок 12 полупостоянной памяти через числовой регистр

5. По сигналам управления с дополнительного блока 10 управления произнодится запись числа в блок 12 полупостоянной памяти. Записанное число может быть проконтролировано в режиме считывания на числовом регистре 5. Дополнительный блок

10 управления состоит из ряда стандартных логических элементов, элементов задержки, триггеров, регистров и тумблеров установки режима

Он включает в себя элементы И, ИЛИ, инверторы НЕ, генератор стандартных сигналов прямоугольной формы, счетчик на триггерах, триггеры рабочего режима и режима ручной коррекции, триггеры записи-считывания и элементы согласования. В рабочем режиме дополнительный блок 10 управления преобразует поступающие из блока 1 управления сигналы запуска и установки нуля в сигналы разрешения пропуска рабочего адреса через первый элемент И .13 в блок

2 постоянной памяти и через второй элемент И 14 из дополнительного адресного регистра 8 в блок 12 полупостоянной памяти. Сигнал с регистра кода неиспранных адресов 3 преобразуется в дополнительном блоке 10 управления в сигналы разрешения пропуска числа в блок 1 управления из блока 2 постоянной памяти через третий элемент И 15 или из блока 12 полупостоянной памяти через четвертый элемент И 16 (с помощью специальных триггеров). В режиме ручной коррекции дополнительный блок 10 управления устанавливает режим записи в блок 12 полупостоянной памяти с помощью триггера записи-считывания, управляет выдачей адреса из адресного регистра 4 в блок 12 полупостоянной памяти через блок 7 селекции адреса, осуществляет подачу сигналов запуска и установки нуля с генератора стандартных сигналов н блок

12 полупостоянной памяти и организует передачу корректируемого числа из числового регистра б на вход-выход блока 12 полупостоянной памяти.

Таким образом, н запоминающем устройстве с коррекцией программы могут быть введены и откорректиростоянной памяти или корректируемого числа из блока 12 полупостоянной памяти.

Так как блок 12 полупостоянной памяти содержит только К чисел, которые могут подключаться вместо любых из и чисел,,хранящихся в блоке 2 постоянной памяти (причем, может быть, что K« n), то весь массив блока 12 полупостоянной памяти разбивается на m массивов по количеству адресов регистра 3 кода неисправных адресов.

Массивы из блока полупостоянной памяти могут выбираться как полностью, так и по отдельным числам, поэтому для получения исполнительного адреса массива или числа в блоке 12 полупостоянной памяти, который не совпадает с поступившим рабочим адресом из блока 1 управления или совпадает не полностью, включается дополнительный адресный регистр 8. Этот регистр управляется шифратором 9, преобразующим сигналы с регистра

3 кода неисправных адресов в сигналы установки триггеров дополнительного адресного регистра 8 (при сов- g5 падении поступившего рабочего адреса с одним из ацресов регистра 3 кода неисправных адресов). При этом дополнительный адресный регистр 8 содержит только старшие разряды массива или чисел в блоке 12 полупостоянной памяти, а младшие разряды определяются рабочим адресом или разрядами адресного регистра 4, с которого сигналы также поступают на блок 7 селекции адреса и дополнительный адресный регистр 8. Код исполнительного адреса с дополнительного адресного регистра 8 поступает через второй элемент И-14 по сигналу разрешения с дополнительного 40 блока 10 управления и через первый элемент ИЛИ 17 на блок 7 селекции адреса и далее на блок 12 полупостоянной памяти. По этому адресу и по сигналам с дополнительного блока 45

10 управления из блока 12 полупостоянной памяти выбирается число, которое подается на четвертый элемент И 16. Таким образом, в устройстве производится выборка двух 50 чисел: из блока 2 постоянной памяти, поступающее на третий элемент И 15 и из блока 12 полупостоянной памяти, поступающее на четвертый элемент

И 16.

Пропуск того или иного числа через эти элементы и далее через второй элемент ИЛИ 18 и блок 11 селекции числа на блок 1 управления производится по сигналам управления с дополнительного блока 10 управления. d0

В случае совпадения рабочего адреса с одним из адресов чисел массивов набранных на регистре кода неисправных адресов, на блок 1 упранления пропускается число из блока 12 полу- 65

809400 ваны любые m числа из общего информационного объема постоянной памяти в и чисел или любые массивов чисел (общим информационным объемом в К чисел). В рабочем режиме автоматически с минимальными затратами времени производится замена соответствующих чисел и массивов постоянной памяти на откорректированные числа. Такая замена практически не влияет на общий цикл работы устройства, но позволяет значительно ускорить отладку программы в постоянной памяти. Уже отлаженные части программ могут быть зашиты в постоянную память при профилактических работах или при других перерывах в работе вычислительных систем, что позволяет значительно увеличить время эксплуатации систем.

Использование предлагаемого запоминающего устройства с коррекцией программы, с введенными в него блоком селекции адреса, дополнительным адресным регистром, шифратором, дополнительным блоком управления, блоком селекции числа, блоком полупостоянной памяти, четырьмя элементами И и двумя элементами ИЛИ, позволяющими производить замену чисел и массивов постоянной памяти в системе управления на откорректированные, легко вводить новые числа и массивы, хранить откорректированные числа в блоке полупостоянной памяти и производить перепрошивку постоянной памяти в любое удобное время, выгодно отличает его от существующих устройств, так как значительно повышает производительность труда в одной из самых трудоемких операций — первоначальной отладке программ и переналадке систем управления на новые задачи.

Формула изобретения

Запоминающее устройство с коррекцией программы, содержащее блок управления, блок постоянной памяти, регистр кода неисправных адресов; адресный и числовой регистры, соединенные с регистром кода исходного состояния, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит блок селекции адреса, один выход которого подключен к первому входу блока постоянной памяти, друго выход — к входу регистра кода неисправных адресов, а первый вход — к первому выходу адресного регистра, дополнительныи адресный регистр, один вход которого соединен со вторым выходом адресного регистра, шифратор, вход которого соединен с первым выходом регистра кода неисправных адресов, а выход — co вторым входом дополнительного адресного регистра, дополнительный блок управления, первый вход которого соединен с кодовой шиной, а второй вход — с вторым выходом регистра кода неисправных адресов, первый выход — c третьим входом дополнительного адресного регистра, второй выход — с, входом адресного регистра, а третий выходс вторым входом числового регистра, блок селекции числа, соединенный с блоком управления, блок полупостоянной памяти, первый вход которого соединен с числовым регистром, второй

20 вход — с третьим выходом блока селекции адреса а третий вход - с

/ четвертым выходом дополнительного блока управления, четыре элемента

И и два элемента ИЛИ, первый вход р5 первого элемента И подключен к кодовой шине, второй вход — к пятому выходу дополнительного блока управления, а выход — к первому входу первого элемента ИЛИ, выход которого соединен с вторым входом блока селекции адреса, а второй вход с выходом второго элемента И, первый вход которого соединен с шестым выходом дополнительного блока управления, а второй вход — с выходом дополнительного адресного регистра, причем, первый вход третьего элемента И подключен к седьмому выходу дополнительного блока управления, второй вход- к выходу блока постоян40 ной памяти, а выход — к первому входу второго элемента ИЛИ, выход которого соединен с входом блока селекции числа, а второй вход — с выходом четвертого элемента И, первый

45 вход которого соединен с восьмым выходом дополнительного блока управления, а второй вход — со вторым входом числового регистра и выходом блока полупостоянной памяти, причем

5Q девятый выход дополнительного блока управления подключен к второму входу блока постоянной памяти.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 230521, кл. G 11 С 29/00, 1969.

2. "Автоматика и телемеханика", 1974, 9 7, с. 155-171 (прототип).

809400

Составитель В. Гордонова

Редактор A.Âëàñåíêî ТехредЖ.Кастелевич Корректор Г. Назарова

Заказ 442/70 Тираж 656 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4