Устройство временного выравниванияканалов

Устройство временного выравниванияканалов

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОУСВОМУ С ТВЛЬСТВУ

Союз Советских

Социалистических

Республик н1>809586 (61) Дополнительное к авт. санд«ву(22) Заявлено 11. 03. 79 (21) 2739254/18-09 (51)м. Клз

Н 04 В 3/04 с присоединением заявкн ЙФ

Государственный комитет

СССР но делам изобретений

N вткрытнй (23) Приоритет (53) УДК 821. . 396. 4 (088. S) Опублнковано 28.0281. Бюллетень l49 8

Дата опубликования описания 29 ° 02 ° 81 (54) УСТРОЙСТВО ВРЕМЕННОГО ВЫРАВНИВАНИЯ

КАНАЛОВ

1О

25

Изобретение относится к связи и может использоваться в аппаратуре для передачи данных.

Известно устройство временного выравнивания каналов, содержащее последовательно соединенные блок фазирования, первый переключатель, первый регистр сдвига, первый и второй коммутаторы и второй переключатель, другой вход которого соединен с другим входом первого переключателя, выход которого подключен ко второму входу первого коьюлутатора, а также блок анали заторов, вход которого соединен с другим выходом первого переключателя, второй регистр сдвига, соединенный с выходом первого коммутатора, блок управления, разрядные выходы которого подключены к третьим входам первого коммутатора, а выход блока управления подключен к управляющим входам первого и второго переключателей, и индикатор 13.

Однако известное устройство имеет длительное время выравнивания задержек.

Цель изобретения - сокращение вре.мени выравнивания, Указанная цель достигается тем, что в известное устройство введены последовательно соединенные элемент

ИЛИ, счетчик,. блок задержки и блок записи, а также третий регистр сдвига, выходы которого через блок записи подключены к разрядным входам второго регистра сдвига, управляющий выход которого подключен к соответ-ствующему входу третьего регистра сдвига, причем выходы блока анализаторов подключены к другим входам второго коммутатора и элемента ИЛИ, выход счетчика ко входу блока управления, к другому входу второго регистра сдвига и другим входам блока анализаторов, вторые входы которого соединены с другими входами второго коммутатора и другими выходами второго регистра сдвига, а выход элемента ИЛИ подключен ко входу индикатора.

На чертеже приведена структурная электрическая схема предлагаемого устройства.

Устройство временного выравнива- ния каналов содержит блок 1 фазирования, переключатели 2 и 3, первый регистр 4 сдвига, первый коммутатор

5, блок б управления, второй регистр

809586

7 сдвига, второй коммутатор 8, блок

9 анализаторов, элемент ИЛИ 10, инди.катор 11, счетчик 12, третий регистр

13 сдвига, блок 14 записи и блок 15 задержки. устройство работает следующим образом.

Дискретные последовательности, имеющие-временной сдвиг, поступают на входы блока 1, где происходит их фазирование по тактовой частоте. Переключатели 2 и 3, блок 6, блок 9 и счетчик 12 перед началом выравнивания устанавливаются в исходное состояние сигналом "0". В начале работы дополнительная задержка вводится в первый канал (иа чертеже не обозначен).

С выхода первого переключателя 2 дискретная последовательность первого канала подается на первый- регистр

4, а последовательность второго кана ла.(на чертеже не обозначен) с друго- 20 го выхода — на другой вход второго переключателя 3 и вход блока 9.

Исходное состояние блока 6 определяет прохождение последовательности первого канала через первый коммутатор 5 без задержки на вход второго регистра 7. Со входа и с других выходов второго регистра 7 последовательность первого канала, .задержанная íà 0+n тактов, поступает gg, на вторые входы блока 9, где сравнивается с последовательностью второго канала.

3а время цикла анализа информация первого канала из второго регистра 7 последовательно переписывается в третий регистр 13, где оказывается задержанной на (и+1} - 2п тактов. Если разность задержек между вторыми и первыми каналами на- 46 ходится в пределах 0 - n тактов, на одном из выходов блока 9 появляется сигнал наличия выравнивания, который обеспечивает подключение во втором коммутаторе 8 соответствующего выхода второго регистра 7 ко входу второго переключателя 3. Кроме того, сигнал наличия выравнивании через элемент ИЛИ 10 включает ..индикатор 11, сигнализирующий о выравнивании задержек, и блокирует счетчик 12. В случае, если временной сдйиг между дискретными последовательностями второго и первого каналов больше и тактов, ни на одном выходе блока 9 не появляется сигнал наличия выравнивания, счетчик 12 через и тактов вырабатывает импульс окончания цикла анализа, который поступает на вход блока б и обеспечивает подключение соответствующего 40 выхода первого регистра 4 через первый коммутатор 5 ко входу второго регистра 7. Одновременно импульс окончания цикла производит сброс блока 9, второго регистра 7 и через Я

1 некоторое время a t (ас«длительности элементарного импульса т, определяемое блоком 15, переписывает информацию из второго регистра 7 через блок 14. После этого цикл анализа повторяется.

Если при проведении R циклов анализа выравнивания задержек дос». тичь не удалось (8+1)-й импульс

7 цикла окончания анализа через блок

6 управляет переключателями 2 и 3 и обеспечивает введение дополнитель ной задержки во второй канал с даль- нейшим повторением циклов выравнивания задержек.

Предлагаемое устройство может быть реализовано на интегральных микроскопах и обеспечивает выравнивание задержек в каналах связи за короткое время.

Формула изобретения

Устройство временного выравнивания каналов, содержащее последовательно соединенные блок фазирования, первый переключатель, первый регистр сдвига, первый коммутатор, второй коммутатор н второй переключатель, другой вход которого соединен с другим выходом первого переключателя, выход которого подключен ко второму входу первого коммутатора, а также блок анализаторов, вход которого соединен с другим выходом первого переключателя, второй регистр сдвига, соединенный с выходом первого коммутатора, блок управления, разряднйе выходы которого подключены к третьим входам первого коммутатора, а выход блока управления подключен к управляющим входам первого и второго переключателей, и индикатор, о тл и ч а ю щ е е с я тем, что, с целью сокращения времени выравнивания, введены последовательно соединенные элемент ИЛИ, счетчик, блок задержки и.блок записи, а также третий регистр сдвига, выходы которого через блок записи подключены к разрядным входам второго регистра сдвига, управляющий выход которого подключен к соответствующему входу третьего регистра сдвига, причем выходы блока анализаторов подключены к другим входам второго коммутатора и элемента ИЛИ, выход счетчика подключен ко входу блока управления,.к другому входу второго регистра сдвига и,другим входам блока анализаторов, вторые входы которого соединены с другими входами второго коммутатора и другими выходами второго регистра сдиига, а выход элемента ИЛИ подключен ко входу индикатора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

В 507946, кл. Н 04 В 3/04, 1974 (прототип).

В09586

Составитель Е. Петрова

Редакто . Без о ная Тех М.Табакович Ко екто, Ы.Стец

Заказ 460/79 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва Ж 35 Ра шская наб. филиал ППП Патент, г. Ужгород, ул. Проектная, 4