Вычислительное устройство дляреализации алгоритма волдера

Вычислительное устройство дляреализации алгоритма волдера

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е ()813423

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскии

Социеиистическии республик (6t ) Дополнительное к авт. свид-ву (22) Заявлено 13.02.79 (2l ) 2742265/18-24 с присоединением заявки лЪ (23) Приоритет—

Опубликовано 15.03,81. Бюллетень М10

Дата опубликования описании 18.03.81 (gl)N. Кл.

Я 06 F 7/548

Ивудиративииьй каиитет

Иьр ае аеиам изойретеиий и втиритий (53) УДК681.325 (088.8) (72) Авторы изобретения

H. Г. Сабадаш, А. М. Сухомлинов и В. М. К (7I ) Заявитель

БАБА)!:;i : ll (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ДЛЯ РЕАЛИЗАБИИ

АЛГОРИТМА ВОЛДЕРА

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах для вычисления элементарных функций.

Известны устройства, выполняющие преобразование координат вектора при

его повороте на угол 80 по методу

Волдера, заключающемуся в итеративном процессе, состоящем из и шагов, каждый шаг которого есть

%=81%n81,8, -9; „-%;РФ . 19

I ="1-1 Ч „-„2 "1 ="1- 41 "1-1 где 1. — номер шага, изменяющийся от

1 до и, Х0, Уо — исходные координаты вектора до его поворота, Х ., Y теку1 1

35 щие координаты вектора во время выполнения поворота, Хп, Y< — конечные координаты вектора после его поворота, — И.

Недостатками устройств является низ20 кое быстродействие, вследствие того, что каждое новое данное можно начать обрабатывать только после того, .как за/ кончена обработка предыдущего.

Известно вычислительное устройство параллельно-параллельного типа, содержащее сумматоры, регистры и запоминающее устройство для хранения констант ф

Недостатком устройства является малое быстродействие при обработке больших массивов данных.

Наиболее близким к -предлагаемому является арифметическое устройство, состоящее из одной ячейки, содержащей три сумматора параллельного действия, два сдвигающих регистра с параллельными приемом и выдачей информации, выполняющие сдвиг информации вправо, трех параллельных регистров и ПЗУ для хранения констант (2).

Недостатком арифметического устройст- ва является малое быстродействие при обработке большого количества данных и невозможность обработки новых данных до окончания обработки предыдущих.

Бель изобретения — увеличение быстрьдействия вычислительного устройства, ра3423

3 81 ботающего по методу Волдерв при обработке большого количества данных, Поставленная цель достигается тем, что вычислительное устройство, содержащее регистры, сумматоры и сдвигатели, состоит иэ tl последовательно соединенных ячеек, причем каждая из первых ,(i1-1) ячеек содержит первый, второй и третий сумматоры, первый, второй и тре, тий регистры, первый, второй и третий сдвигатели, а в -ая ячейка содержит первый и второй сумматоры, первый, второй и третий регистры, первый и второй сдвигатели, причем информационные входы первого второго и третьего регист- ров каждой ячейки являются соответственно первым, вторым и третьим входами ячейки, выходы первого, второго и третьего сумматоров являются первым, вторым и третьим .выходами ячейки соответственно, первый, второй и третий входы первой ячейки соединены соответственно с первым, вторым и третьим входами устройства, первый и второй выходы в -ой ячейки соединены соответственно с ° первым и вторым вьнсодвми устройства, первые и вторые управляющий входы первого, второго и третьего регистров каждой ячейки соединены соответственно с первым и вторым управляющими входазо ми устройства, выход первого регистра каждой ячейки соединен с первым входом первого сумматора и входом первого сдвигателя, а выход второго регистра — с первым входом второго сумматора и входом второго сдвигвтеля, выходы первого и второго сдвигателей соединены со вторыми входами соответственно второго и первого сумматоров, вйходы третьего регистра каждой иэ первых (и -1) ячеек соединены с первым входом третьего сумматора, второй вход которого соединен с выходом третьего сдвигвтеля, управляющий вход которого соединен с выходом знакового разряда третьего регистра и с управляющйми входами первого и второго сдвигателей, в выход знакового разряда третьего регистра 1т -ой ячейки соедйнен с управляющими входами первого и второго сдвигателей.

Нв чертеже представлена функционвль- 50 нвя схема вычислительного устройства, состоящего из четырех ячеек.

Устройство содержит первую ячейку

1, входы которой соединены с первым, вторым и третьим входами 2, 3 и 4 . и устройства первый управляющий вход

5 устройства, соединенный с первыми управляющими входами регистров 6-8, входящих в соствв первой ячейки 1, вторые управляющие входы которых соединены со вторым управляющим входом

9 устройства. Ячейка содержит также сдвигатели 10-12 и сумматоры 13-15.

Все последующие ячейки 16 и 17, кр ме последней (n-îé) ячейки 18 выполнены аналогично ячейке 1.

-ая ячейка содержит первый, второй и третий регистры 19 -21, первый и второй сдвигатели 22 и 23, первый и второй сумматоры 24 и 25, первый и второй выходы устройства 26 и 27. Сдвигатели

10 и 11 выполняют прямую передачу чисел иэ регистров в сумматоры. Соответ1 ствующие сдвигатели второй ячейки выполняют косую передачу, что равносильно арифметическому сдвигу на один разряд вправо. Сдвигвтели третьей ячейки выполняют косую передачу, соответствующую арифметическому сдвигу на два разряда вправо, сдвигвтели кода четвертой ячейки — на три разряда вправо.

Вход третьего сдвигателя кода соединен с шиной земля" или питание".

Устройство работает следующим образом.

На первую ячейку 1 нв первый, второй и третий входы данных устройств 2, 3 и 4 подаются соответственно значения

ХО, о, Ио . По сигналу, подаваемому на первый управляющий вход 5, эти значения переписываются в ведущие триггера первого, второго и третьего регистров

6,7 и Ы первой ячейки. После этого сигнал с первого управляющего входа 5 снимается, а нв вт орой управляющий вход 9 подается, в результате чего числа из ведущих триггеров переписываются в ведомые. Затем из регистров непосредственно и через первый 10 и второй 11 сдвигатели из т.ретьего сдвигвтеля 12 осуществляется подача чисел в сумматоры 1315. На первый сумматор 13 из первого регистра 6 подается Хр и (— Q) p 2

:- из второго регистра 7 через второй сдвигвтель 11, нв второй сумматор 14 подается Ур, а иэ первого регистра 6 через первый савигвтель 10 подается +1

Нв .третий сумматор 15 из третьего регистра 8 подается зйачение 8р и из третьего сдвигателя 8-значение (-q)fbi) принимает. значения +1 или -1 в зависимости or знака 8g находящегося в третьем регистре 8.

Затем сигнал со второго управляющего входа 9 устройства снимается, в на первый управляющий вход 5 подается

813423 новый сигнал и результаты суммировани из первого, второго и третьего сумматоров 13 — 1 5 записываются соответственно в первый, второй и третий регистры, в ведущие триггера, но уже второй .ячейки 16, Эти действия соответствуют первому vuary вычислительного процесса по методу Волдера. Аналогично выполняются действия во второй ячейке 16, соответствующие второму шагу вычислительного процесса, в третьей ячейке 17— третьему, в четвертой, последней ячейке 18 — четвертому шагу вычислительного процесса. B результате выполненных действий на выходах первого 24 и второго 25 сумматоров последней ячейки

18 формируются числа Х и Ч соответствующие координатам вектора после его поворота на угол Hp, которые поступают на выходы устройства 26 и 27.

Во время передачи чисел из сумматоров первой ячейки в регистры второй, ° и ведущие триггеры регистров первой ячейки можно записать новые данные Х $, уО, Hg, которые неооходимо ооработать. По следующему сигналу, поступа юшему на второй управляющий вход 9, начинается обработка этих данных в первой ячейке, а данных, которые занесены до них — во втсрой, затем обработка этих данных передается во вторую и третью ячейку соответственно, а в первую заносятся новые данные, т.е. обработка данных происходит конвеерным способом.

Так как количество ячеек в общем случае равно и, то одновременно может обрабатываться и наборов данных (Х р, Yg, Ор ). Причем, если 8g) О из третьего сдвигателя 12 на сумматор 15 и из регистра 7 через сдвигатель 11 в . сумматор 13 передается число в инверсном коде, а из регистра 6 через сдвигатель 10 в сумматор 14 — в прямом.

Если Hp < О, то иэ регистра 7 через сдвигатель 11 в сумматор 13 и из сдвигателя 12 в сумматор 15 выдается число в прямом коде а иэ регистра 6 в сумматор 11 в инверсном., Эффективность изобретения заключается в повыщ нии быстродействия устройства при обработке больших массивов данных, за счет уменьшения времени при вычислении и воэможности паралпепвной обработки данны.".

Формула изобретения

Вычислительное устройство для реализации алгоритма Волдера, содержащее реt6

1$

2$

49

4$

$й

$$ гистры, сумматоры и сдвигатели, о т л ич а ю щ е е с я тем, что, с целью увеличения быстродействия устройства, îíî содержит н последовательно соединенных ячеек, причем ячейки с первой по (h-1)содержат первые, вторые, третьи сумматоры, первые, вторые, третьи регистры, первые, вторые и третьи сдвигатели, а

-я ячейка содержит первый и второй сумматоры, первый, второй и третий ре:гистры, первый и второй сдвигатели, причем информационные входы первого, второго и третьего регистров кахлой ячейки являются соответственно первым, вторым и третьим входами ячейки, выходы первого, второго и третьего сумматсров являются первым, вторым и третьим выходами ячейки соответственно, первый, вт рой и третий входы первой ячейки соединены соответственно с первым, вторым и третьим входами устройства, первый и второй выходы и -ой ячейки соединены соответственно с первым и вторым выходами устройства, первые и вторые управляющие входы первого, второго и третьего регистров каждой ячейки соединены соответственно с первым и вторым управляющими входами устройства, выход первого регистра каждой ячейки соединен с первым входом первого сумматора и входом первого сдвигателя, выход второго регистра — с первым входом втооого сумматора и входом второго сдвигателя, выходы первого и второго сдвигателей сое- динены со вторыми входами. соответственно второго и первого сумматоров, выход .третьего регистра каждой ячейки с первой по (A -1)-ю соединен с первым входом третьего сумматора, второй вход которого соединен с выходом третьего сдвигателя, управляющий вход которого соединен с выходом знакового разряда третьего регистра и с управляющими входами первого и второго сдвигателей, а выход знакового разряда третьего регистра и -ой ячейки соединен с управляющими г входами первого и второго сдвигателей.

Источники информации, принятые во внимание при экспертизе

1. Байков .В Д. и Смолов В. Б. Аппаратурная реализация элементарных функций в UBM Л., ЛГУ, 1975, с. 6772.

2. Оранский А. М. Аппаратные методы в цифровой вычислительной технике, Минск, БГУ, 1977, с. 108 — 113 (прототип).

8134М

17

Составитель И, Венцель

Редактор Н. Воловик Техред H.MaNopoe Корректор Н. Бабинец

Заказ 773/62 Тираж 745 Подп исное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

11ЗОЗ5, Москва, Ж-З5, Раушская наб, д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4