Цифровой синтезатор частот

Цифровой синтезатор частот

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОЙ ИКАНИЕ

ИЗОБРЕТЕНИЯ

«н8136?? (61) Дополнительное к авт. свид-ву (22) Заявлено 07. 06. 79 (21) 2778908/18-09 с присоединением заявки ¹ (23) Приоритет

Опубликовано 180381 Бюллетень No 10

Дата опубликования описания 17.0381 (51)М. Кл.з

Н 03 В 19/00

Государственный комнтет

СССР по делам изобретений н открытнй (53) УДК 621. 373. . 42 (088. 8Р (72) Авторы изобретения

В. Н. Кочемасов и A. Н. Фадеев

Всесоюзный заочный электротехнический инотитут -связи (71) Заявитель (54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТ

Изобретение относится к радиотехнике и может использоваться для синтезирования частот, основанного на вычислении выборок синусоиды в тактовые моменты времени, в различных областях техники.

Известен цифровой синтезатор частот, содержащий последовательно соединенные блок установки частоты, накопитель, первый преобразователь кодов, блок памяти, перемножитель, регистр памяти, цифроаналоговый преобразователь и фильтр нижних частот, а также блок синхронизации, выход которого подключен к тактовым входам регистра памяти и накопителя, выход старшего разряда которого подключен к входу знакового разряда регистра памяти (1$.

Однако известный цифровой синте- 20 затор частот не обеспечивает достаточно широкого диапазона выходных частот, имеет сложную техническую реализацию и ограниченный объем памяти.

Цель изобретения — расширение диа-2 пазона выходных частот.

Поставленная цель достигается тем, что в цифровом синтезаторе частот, содержащем последовательно соединен-, ные блок установки частоты, накопи- 30 тель, первый преобразователь кодов, блок памяти, перемножитель, регистр памяти, цифроаналоговый преобразователь и фильтр нижних частот, а также блок синхронизации, выход которого. подключен к тактовым входам регистра памяти и накопителя, выход старшего разряда которого подключен к входу знакового разряда регистра памяти, между выходами первого преобразователя кодов, и вторыми поразрядными входами перемножителя включен второй преобразователь кодов.

На фиг. 1 представлена структурная электрическая схема предлагаемого устройства; на фиг. 2 — формы сигналов в различных точках устройства; на фиг. 3 и 4 - формы сигналов на выходе второго преобразователя кодов и перемножителя для двух различных вариантов выполнения второго преобразователя кодов; на фиг. 5 структурная схема второго преобразователя кодов.

Цифровой синтезатор частот содержит блок 1 установки частоты (БУЧ), накопитель 2, блок 3 синхронизации, первый преобразователь 4 кодов, блок 5 памяти, второй преобразователь б кодов, перемножитель 7, ре813677 гистр 8 памятм, цифроаналоговый преобразователь 9 (ЦАП), фильтр 10 нижних частот (ФНЧ).

ЦиФровой синтезатор частот работает следующим образом.

В БУЧ 1 устанавливается код К синтезируЮмой частоты. Выход БУЧ 1 подключен ко входу накопителя 2, тактовый вход которого соединен с

Выходом блока 3 синхронизации. В каждый тактовый момент времени e = nT, Ч

n = О, 1, 2,... (Т вЂ” тактовый интервал, Я = 1/Т вЂ” тактовая частота) содержимое накопителя 2 увеличивается на величину К до тех пор, пока не происходйт переполнение накопителя 2.

Огибающая выходных кодовых сигналов 15 накопителя 2 имеет пилообразный ха рактер (кривая А, фиг. 2). Кодовые сигналы с выхода накопителя 2 поступают на входы первого преобразователя 4 кодов,--йа выходах В которого gQ формируются кодовые сигналы с треугольной огибающей (кривая В, Фиг.2).

Выходы В первого преобразователя 4 кодов, который может быть реализован в виде преобразователя прямого кода в обратный или дополнительный, соединены с выходами второго преобразователя 6 кодов и блока 5 памяти (обычно целесообразно подключение только старших выходных разрядов первого преобразователя кодов 4 ко входам бло ЗО ка 5 памяти). Во втором преобразователе 6 кодов кодовые сигналы с треугольной огибающей преобразуются в кодовые сигналы с более близкой к синусоидальному колебанию огибающей, например в кодовые сигналы с трапецеидальной огибающей (кривая С, Фиг. 2). В блоке 5 памяти хранятся коэффициенты Р, на которые в перемножителе 7 умножаются кодовые сиг- @) налы С с выхода второго преобразователя 6 кодов, для получения кодовых сигналов с синусоидальной огибающей

Точное зна-,Верхнее и нижнее10шибка э вы Интервал, Я числении синусов значение синусов на границе чение синусов на границе интервала

0,124798

0 1232003

0,2464006

0,2400799

0,3601198

0,3461716

0,0005999

-0,0009977

0,0027771

-0,0035436

0,0064330

-0,0075152

0,1241981

0,2436235

0,3536868

Значения ар- Значение коэф.гументов фициентов умножения, )

1 0,0- „0,125 0,998392

2 0,125 0,25 0,9856026

0,25ф0,375 0,9603196 (кривая Е, фиг. 2). Выходные кодовые сигналы Е перемножителя 7, а также выходной сигнал старшего разряда SGN накопителя 2 поступают на входы регистра 8 памяти, тактовый вход «оторого подключен к выходу блока 3 синхронизации. Выходы F регистра 8 памяти подключены ко входам LIAII 9, в котором осуществляется преобразование цифровых выборок в аналоговые величины для получения ступенчатой аппроксимации синтезируемогс; сигнала.

Этот ступенчатый сигнал сглаживается в ФНЧ 10, на выходе которого формируется требуемый синусоидальный сигнал. Выход ФНЧ 10 является выходом всего устройства.

На фиг. 3 изображен график, поясняющий процесс аппроксимации четверти периода синусоидального колебания для случая, когда в блоке 5 памяти хранятся восемь коэффициентов умножения D„ а во втором преобразователе 6 кодов реализуется функция цифрового ограничителя (на фиг. 3 I),T интервал времени, в течение которого коэффициент умножения фиксирован Т = Т, /32, Тс — период синтезируемого сигнала). Коэффициенты умножения на каждом интервале Т выбираются таким образом, чтобы в середине интервала выполнялось точное равенство Е = С D. При этом ошибка аппроксимации принимает минимальное значение.

В таблице приведены значения коэффициентов умножения D, значения синусов и ошибки в граничных точках для случая аппроксимации четверти периода синусоиды восемью отрезками..Из приведенных данных видно, что максимальная ошибка при вычислении выборки синуса имеет место на интервале, где второй преобразователь 6 кодов начинает работать как ограничитель, т.е.

t «L (0,625; 0,753.

813677

Продол,.<ение таблицы 0,0114040

-0,0127242

0,0174630

0,4615622

0 437434

0,5467925

0,5512006

0,5614482

0,6092068

0,6092068

0,6335543

0,6335543

0,4501582

0,0218711

0,5293295

-0,0267113

0,0210473

-0,0151802

0,0091673 — 0,0030654

0,5881595

0,624387

0,6366197

0,375-,0,5 0,9231245

0,5-:0,625 0,874868

0,625- .0,75 0,881921

7 0,75-, 0,875 0,95694

8 0,875-.1,0 0,995185

Абсолютное значение этой ошибки составляет 0,0267113, что соответствует пяти верным двоичным разрядам выборки синуса. Для вычисления выборок с точностью порядка 10 двоичных разрядов необходимо увеличить количество отрезков аппроксимации до 256.

Требуемая емкость блока 5 памяти в этом случае составляет 256 х 10 бит.

Помнить всю эту информацию нет необходимости.

При достаточно малых значениях t и при значениях t близких к Т /4, трапецеидальная кривая настолько близка к синусоиде, что коэффициент умножения 0 практически не отличается от единицы и его на этих участ- 4Q ках не имеет смысла хранить в блоке 5 памяти. Наиболее сильно 0 отличается от единицы в точке излома трапецеидальной кривой. При этом он принимает значение D> = 0,8423472 и величины коэффициентов умножения О, лежит в интервале Do 4 0 6.1.

Так как 0 = (0,8423172) Π— (0,110101...), то очевидйо, что два самых старших разряда двончнокодированного значения коэффициента умножения Tl з а п о м и н а т ь н е н у жн о, поскольку они всегда равны уровню логической "1". При учете этих обстоятельств требуемая емкость блока 5 памяти снижается. Еще большего сокраще- 55 ния объема памяти можно достигнуть при использовании второго преобразователя 6 кодов с большим числом уровней ограничения. Характеристика его изображена на фиг. 4 (кривая C) кри- go вая Е соответствует синтезируемому сигналу в случае 256 отрезков аппроксимации: g T = T /1024.

Структурная схема второго преобразователя 6 кодов изображена на фиг. 5.

Он содержит блок 11 памяти, элемент И 12, блоки 13 и 14 элементов

И-НЕ. Входные кодовые сигналы с треугольной огибающей В поступают на одни входы блока 13 элементов И-НЕ. При этом кодовые сигналы старших разрядов поступают также на входы блока 11 памяти. Выходы блока 11 памяти соединены с одними входами блока 1.4 элементов И-НЕ и входами элемента И

12. Выход последнего соединен с другими входами блока 13 элементов И-НЕ, выходы которого подключены к другим входам блока 14 элементов И-НЕ. В течение интервалов времени, когда кривая С (фиг. 4) имеет линейно нарастающий характер, на выходах блока 11 памяти имеют место сигналы логической "1". На выходе элемента И 12 сигнал также соответствует уровню логической "1". В результате этого входные кодовые сигналы второго преобразователя 6 кодов гроходят непосредственно на его выходы. При достижении момента времени, соответствующего первой точке излома, на выходах блока 11 памяти пояьляются инвертированные сигналы кода первого уровня ограничения, выходной сигнал элемента И 12 становится равным уровню логического "0", выходные сигналы блока 13 элементов И-НŠ— уровням логической "1", а выходные сигналы блока 14 элементов И-HE — кодовым сигналам первого уровня ограничения, поступающим из блока 11 памяти. При достижении моментов времени, соответствующих второй, третьей и т.д. точкам излома, устройство работает аналогично, только на его выходе формируются кодовые сигналы соответствующего уровня ограничения. Поскольку число уровней ограничения не813677 велико, небольшой оказывается и емкость блока 11 памяти и выполнение второго преобразователя б кодов не встречает затруднений.

При использовании второго преобразователя б кодов и описанных методов ynQ ньшения объема памяти емкость блока 5 памяти предлагаемого устройства оказывается несколько меньше емкости блока. памяти известного устройства.

Кроме того, в предлагаемом устройстве за тактовый интервал Т необходимо извлечь одну выборку. Следовательно, при фиксированном быстродействии блока 5 памяти верхняя граница диапазона выходных частот может быть увеличена в два раза. В то же время предлагаемое устройство проще известного по конструкции.

Формула изобретения

Цифровой синтезатор частот, содержащий последов;тельно соединенные блок установки частоты, накопитель, первый преобразователь кодов, блок памяти, перемножитель, регистр памяти, цифроаналоговый преобразователь и фильтр нижних частот, а также блок синхронизации, выход которого подключен к тактовым входам регистра памя и и накопителя, выход старшего разряда которого подключен к входу знакового разряда регистра памяти, отличающийся тем, что, с целью расширения диапазона выходных частот„ между выходами первого преобразователя кодов и вторыми поразрядными входами перемножителя включен

15 второй преобразователь кодов.

Источники информации, принятые во внимание при экспертизе

1. Тирней и др. Цифровые синтезаторы частоты. "Зарубежная радиозлект20 роника", 1972, Р 3, с. 57-67 (прототип .

813677

Рие.З

7i/ö

Риг.5

ВНИИПИ Заказ 805/74 Тираж 938- Подписное

Филиал GAG "Патент", г. Ужгород, ул. Проектная, 4