Устройство для умножения и деленияпоследовательно- параллельногодействия

Устройство для умножения и деленияпоследовательно- параллельногодействия

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Соцналистических

Республик

<>817?03

/ ф

1 ф

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 100579 (21) 2764151/18-24 с присс единением заявки ¹ (23) Приоритет

Опубликовано 300381 Бюллетень 12

Дата опубликования описания 300381 (51)М. Кл З

G 06 Г 7/52

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 681.325 (088.8) (Г.И. Гениевский, tO.È. Лойко и, М.С. т1Ыорва.

/ 1" ""б "я

I ,.:,,;:,"-:" .л

» -,Я (72) Авторы изобретения (71) За воитель (54) УСТРОЙСТВО ДЛЯ УМНОИ:НИЯ И ДЕЛЕНИЯ ПОСЛЕДОВАТЕЛЬНО-ПАРАЛЛЕЛЬНОГО

ДЕЙСТ ВИЯ

Изобретение относится к вычислительной технике и может быть применено в цифровых вычислительных машинах и устройствах обработки информации.

Известно множительно-делительное устройство последовательно-параллельного действия с представлением чи- сел в позиционной системе счисления, содержащее регистр множимого(делителя), реверсивные счетчики множителя (частного) и произведения (делимого), матрицу с распределителем сдвига» преобразователем кода множимого (делителя) в число-импульсный код и це» пи межразрядных переносов (1 ..

Недостаток устройства — невысокое быстродействие.

Наиболее близким к предлагаемому является устройство, содержащее преобразователь цифр множимого. (делителя) в единичный код, реверсивные счетчики цифр множителя (частного), реверсивные счетчики цифр произведения (делимого), триггер реверса, и групп (n-разрядность операндов) элементов И, и элементов ИЛИ,,коммутатор, (2n-2) элементов ИЛИ счетных сигналов, и элементов И, распределитель сдвигов, распределитель импульсов и элемент НЕ, при этом единичный выход триггера реверса соединен со входами вычитания реверсивных счет-. чиков цифр множителя (частнога) и входами сложения реверсивных счетчиков цифр произведения (делимого),нулевой выход триггера реверса соединен со входами аложения реверсивных счетчиков цифр множителя (частного) и входами вычитания реверсивных счетчиков цифр произведения (делимого), счетный вход каждого реверсивного счетчика цифр множителя (частного) соединен с выходом соответствующего элемента И, первый вход каждого из которых соединен с соответствующим выходом управления распределителя сдвига, второй вход — с выходом первого импульса цикла распределителя импульсов, первые входы элементов И i-ой группы (i=.1, n) соединены с соответствующими выходами i-ой группы преобразователя цифр множимого (делителя) в единичный код, вторые входы К-ых элементов И каждой группы (1с = 1, В), где В— основание системы счисления — с соответствующими выходами синхронизации распределителя импульсов, выходы элементов И i oé группы — со вхс817703 дами i-ого элемента ИЛИ, выход кото- рого соединен с соответствующим информационным входом коммутатора, входы управления коммутатора соединены с сответствующими выходами управления распределителя сдвига, пер- вый выход коммутатора — со счетным входом первого счетчика цифр произведения (делимого), j -ые выходы коммутатара (j = 2,..., (2n-1) — соответсТВеННо e MH xo M (j-1)-ых элементов ИЛИ счетных сигналов, выходы которых соединены соответственно со счетными входами j-ых счетчиков цифр произведения (делимого).

В основу работы известного устройства заложен способ деления без восстановления остатка. Способ вычисления произведения аналогичен способу вычисления частного (2 1.

Однако быстродействие известного устройства ограничивается временем прохождения сигналов переноса в разрядах счетчика множителя (частного).

Кроме того, использование ячеек за-. держки счетчиков произведения (делимого) и ячейки задержки тактирующего устройства (делителя на основе системы счисления) для устранения временных наложений импульсов усложняет синхронизацию работы отдельных узлов известного устройства.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в устройство для умножения и деления последовательно-параллельного действия, содержащее преобразователь цифр множимого (делителя) в единич.ный код, реверсивные счетчики цифр множителя (частного), реверсивные счетчики цифр произведения (делимого), триггер реверса, q групп (n — разрядность операндов) элементов И, и элементов ИЛИ, коммутатор, (2n-2) элементов ИЛИ счетных сигналов, и элементов И, распределитель сдвига, распределитель импульсов и элемент НЕ, при этом единичный выход триггера perepca соединен со входами вычитания реверсивных счетчиков цифр множителя (частного) и входами сложения реверсивных счетчиков цифр произведения (делимого), нулевой выход триггера реверса соединен со входами сложения реверсивных счетчиков цифр множителя (частного) и входами вычитания реверсивных счетчиков цифр произведения (делимого),счетный вход кажпого реверсивного счетчика цифр множителя (частного) соединен с выходом соответствующего элемента И, первый вход каждого из которых соединен с соответствующим выходом управления распределителя сдвига, второй вход — с выходом первого импульса цикла распределителя импульсов, первые входы элементов

И i-oh. группы (i = 1,,и) соедине5

l0

55 б0

65 ны с соответствующими выходами

i-ой группы преобразователя цифр множимого (делителя) в единичный код, вторые входы k-x элементов И каждой группы (k = 1,...8), где B основание системы счисления) соединены с соответствующими выходами синхронизации распределителя импульсов, выходы элементов И i-ой группы соединены со входами i ãî элемента

ИЛИ, выход которого соединен с соответствующим информационным входом коммутатора, входы управления коммутатора соединены с соответствующими выходами управления распределителя сдвига, первый выход коммутатора соединен со счетным входом первого счетчика цифр произведения (делимого)

j-e выходы коммутатора (j = 2,... (2п-1)) соединены соответственно с первыми входами (j-1)-х элементов

ИЛИ счетных сигналов, выходы которого соединены соответственно со счетными входами j-x счетчиков цифр произведения (делимого) дополнительно введены формирователи переноса, элементы И дешифрации кода нуля реверсивных счетчиков, причем выход первого импульса цйкла распределителя импульсов соединен со входом элемента НЕ, выход элемента НЕ соединен с первым тактовым входом распределителя сдвигов и входом опроса формирователя переноса, второй тактовый вход распределителя сдвигов соединен с нулевым выходом триггера реверса,нулевые выходы i ûõ реверсивных счетчиков цифр множителя (частного) соединены с выходами элементов И дешифрации кода нуля реверсивных счетчиков цифр множителя (частного), выходы которых соединены с соответствующими входами дешифрации кода нуля распределителя сдвига, выходы элементов И дешифрации кода нуля и .элементов И дешифрации кода В-1 m-ых реверсивных счетчиков цифр произведения (делимого) (m = 1, 2п) соединены с соответствующими входами дешифрации кода нуля и дешифрации кода Б-1 m-ых формирователей переноса, выходы переноса (j-1)-х формирователей переноса соединены со вторыми входами соответствующих элементов ИЛИ, выход переноса (2n-1)-го формирователя переноса соединен со счетным входом 2п-го счетчика цифр произведения (делимого),вы-. ход переноса 2п-ro формирователя переноса соединен со счетным входом триггера реверса, первый и второй входы сквозного переноса 2-ых формирователей переноса (2= 2...2п) соединены с соответствующими выходами (2-1.)-ых формирователей переноса, вход управления 2п-го формирователя переноса соединен с первым управляющим.входом распределителя сдвига и является входом деления устройства, второй управляющий вход распредели817703 теля является входом умножения устройства, тактовый вход распределителя импульсов является тактовым входом устройства, выход окончания операции распределителя сдвига является соответствующим выходом устройства, прямой и инверсный выходы триггера реверса соединены соответственно со входами сложения и вычитания формирователей переноса, разрядные выходы, ых реверсивных счетчиков цифр про- 10 изведения (делимого) соединены со входами соответствующих элементов И дешифрации кода нуля и соответствующих,элементов И дешифрации кода В-1.

На фиг.1 приведена схема предлагаемого устройства, на фиг. 2 — схема формирователя переноса, на фиг. 3 — схема распределителя сдвига.

Устройство содержит преобразователь 1 цифр множимого (делителя) в 20 единичный код, реверсивные счетчики

2 цифр множителя (частного),реверсивные счетчики 3 цифр произведения (делимого), триггер 4 реверса, и групп элементов И 5, и элементов ИЛИ

6, коммутатор 7, элементы ИЛИ 8 счетных cèãíàëîâ, и элементов И 9, распреде1. итель 10 сдвига, распределитель

11 импульсов, элемент НЕ 12, выходы

13 и 14 триггера реверса, выход 15 первого импульса цикла распределителя 11, выходы 16 управления распреде лителя 10 сдвига, формирователи 17 переноса, элементы И 18 дешифрации кода нуля реверсивных счетчиков 2, элементы И 19 и 20 дешифрации соответственно кода нуля и кода В-1 реверсивных счетчиков 3 цифр произведения, вход 21 деления устройства, вход

22 умножения устройства, тактовый вход 23 устройства, выход 24 окон- 40 чания операции устройства, элементы

И 25, элементы И-ИЛИ 26 коммутатора 7.

Формирователь переноса (фиг.2) содержит D-триггер 27,. элементы И 45

28-31, элементы ИЛИ 32-35, элемент

НЕ 36. Распределитель 10 сдвига (фиг. 3) содержит группу элементов

ИЛИ 37, группу элементов И 38-40, элемент ИЛИ 41, элементы И 42 и 43>

0-триггеры 44.

В предлагаеМом устройстве операция умножения производится путем многократного сложения множимого в счетчике произведения. Умножение на нулевые цифры не требует времени.

Рассмотрим работу устройства в режиме умножения. Множимое вводится в преобразователь 1, а множитель — в счетчик 2. Каждая группа выходов преобразователя 1 соответствует цифре dO множителя и выдает разрешающие потенциалы на элементы И 5 групп.Число элементов И 5 в группе равно

В-1, а число элементов И 5 s каждой группе, на которые выдаются раз- 65 решающие потенциалы, равно преобразуемой цифре мно,имого, вторые входы элементов И 5 групп подключены к выходам синхронизации распределителя

11 импульсов. Для осуществления опера ции умножения триггер 4 устанавливается в исходное состояние, при котором возбуждается разрешающий потеяциал на выходе 13 триггера 4 реверса. Этот по енциал разрешает работу счетчика 3 в режиме сложения, а счетчика 2 — в режиме вычитания.

Осуществление операции умножения начинается с подачи тактовой частоты на вход 23 распределителя 11 импульсов. Первым импульсом с выхода 15 распределителя 11 опрашиваются элементы и 29 формирователей 17 переноса,кроме формирователей 17 переноса старшего разряда произведения (2Д-го) и элементы И 9. В начальный момент элементы И 29 заперты запрещающими потенциалами 0-триггеров 27, а вторые-запрещающими потенциалами соответствующих выходов 16 распределителя 10 сдвига, на второй вход управления которого подан сигнал логической единицы. Этот же первый импульс с распределителя 11 импульсов через инвертор 12 (задержанный на длительность самого импульса) поступает на первый тактовый вход распределителя

10 сдвига, в котором на первой из шин 16 соответствующей одному иэ счетчиков 2 цифр множителя, значение записанной цифры которого отлично от нуля, появляется разрешающий потенциал. Последний отпирает связанные с этой шиной элементы И 25 и

И-ИЛИ 26, коммутатор 7 и соответствующий элемент И 9. Проинвертированный первый импульс распределителя 11 с выхода элемента НЕ 12 опрашивает одновременно элемент И 29 2о-го формирователя 17 переноса. В исходном состоянии в 0-триггер 27 запоминания переноса формирователя 17 записывается единица переноса, тогда как исходное состояние 0-триггеров 27 всех. остальных формирователей переноса— отсутствие записи единицы переноса.

Опрашиваемый проинвертированным первым импульсом 2п-ый формирователь.переноса не считывает единицу переноса, записанную в D-триггере 27, так как вентиль передачи переноса этой схемы при умножении закрыт в связи с наличием запрещающего потенциалом на входе 21 деления устройства. Второй, третий и т.д., B-ый импульсы с распределителя 11 подаются последовательно на входы соответствующих элементов И 5 групп. На выходы элементов HJIH 6 поступают серии импульсов, равные по числу импульсов цифрам в соответствующих разрядах множимого, Эти импульсы через элементы И 25 и

И-ИЛИ 26 коммутатора 7 поступают через элементы ИЛИ 8 на счетные входы

817703 соответствующих разрядов счетчика 3.

После В импульсов тактовой частоты заканчивается один цикл работы распределителя 11 импульсов, а множимое однократно записывается в счетчик 3.

Очередной первый импульс с выхода 15 распределителя 11 опрашивает формирователи 17 переноса и через открытый элемент И 9 вычитает единицу из

i-ого разряда множителя. В каждом очередном цикле к содержимому счетчика 3 прибавляется значение множимого, а из i-ого разряда счетчика 2 вычитается единица. В случае возникновения в процессе сложения в счетчике 3 единиц сигнала переноса в старший разряд или сигнала сквозного переноса, они каждым импульсом с выхода 15 распределителя 11 записываются через выходы переноса формирователей 17 переноса и элементы ИЛИ

8 в соответствующие разряды счетчика

3. После того, как содержимое разряда счетчика 2 множителя, на которое производится умножение, после очередного вычитания единицы становится рав равным нулю, на выходе элемента И 18, дешифрации кода (-ого разряда счетчика 2 появляется сигнал, разрешающий переключение проинвертированным пер-. вым импульсом (выход элемента НЕ 12) по первому тактовому входу, распределителя 10 сдвигов. Выходной шиной

16 распределителя 10 сдвигов подключается вентиль 9 более младшего разряда, содержимое которого отлично от нуля,и другая, связанная с шиной

16, группа элементов И 2б и И-ИЛИ 26 коммутатора 7, т.е . происходит сдвиг множимого. Операция умножения заканчивается, когда значения всех разрядов счетчика 2 становятся равными нулю, и на шине 24 распределителя сдвигов появляется сигнал об окончании операции.

Операция деления чисел в предлагаемом устройстве осуществляется способом деления с восстановлением отрицательного остатка. Работа устройства в режиме деления происходит следующим образом. Делимое записывается в счетчике 3, а делитель. — в преобразователь 1, причем младший разряд делимого записывается в младший разряд счетчика 3. Триггер 4 реверса устанавливается в исходное состоя ние, при котором счетчик 3 готов к работе в режиме сложения, а счетчик

2 — в режиме вычитания. В режиме деления, при наличии сигнала единицы на входе 21, переключение распределителя 10 сдвигов осуществляется по второму тактовому входу сигналом с выхода 14 счетчика 4 реверса.

Сигналом на входе 21 разрешен также опрос D- òðèããåðà 27 2n-ro формирователя 17 переноса, осуществляемый с выхода элемента НЕ 12 каждым первым импульсом распределителя 11. Осуществление операции деления начинается с подачи тактовой частоты на вход

23 устройства. Как и при умножении, первый импульс с выхода 15 распределения 11 не оказывает воздействия на состояние реверсивных счетчиков

2 и 3. Данный импульс, поступая с выхода элемента НЕ 12, опрашивает

2п-ый формирователь 17 переноса, считывает записанную в 0-триггер 27

Формирователя единицу переноса и перебрасывает по счетному входу триггер 4 реверса. Изменение потенциалов на выходах последнего разрешает работу счетчика 3 в режиме вычитания, счетчика 2 — в режиме сложения, и пе 5 реключает распределитель 10 сдвигов.

Сигналом с выхода 16 распределителя

10 разрешается работа элемента И 9 старшего разряда частного и подключается связанная с выходом 16 распределителя 10 группа элементов И 25 и

И-ИЛИ 26 коммутатора 7. Следующими после первого В-1 импульсами, вЫпаваемыми распределителем 11 на элементы

И 5 групп, осуществляется однократ25 ное вычитание делителя из содержимого старших разрядов счетчика 3. Первым импульсом следующего цикла работы распределителя 11 импульсов записывается единица в старший разряд счетчика 2 и осуществляются межраэрядные переносы в счетчике 3. Этим же инвертированным импульсом (с выхода элемента HE 12), .опрашивается

0-триггер 27 2n-ro формирователя переноса. В случае положительного остатка (отсутствие в D-триггере 27 единицы переноса) в течение второго цикла работы распределителя .11 значение делителя вторично вычитается из содержимого старших разрядов де40 лителя, а первым импульсом третьего цикла работы распределителя 11 вторая единица записывается в старший разряд счетчика 2. Вычитание производится до образования в старших разрядах счетчика 2 отрицательного остатка. В этом случае в 0-триггер 27

2n-ro формирователя 17 переноса записывается единица. Нервым импульсом очередного цикла единица прибавляетсодержимому старшего разряда счетчика частного и этим же инвертированным импульсом перебрасывается триггер 4 реверса. Весь начавшийсяцикл работы распределителя 11 счетчики 3 работают на сложение и в них восстанавливается остаток предыдущего цикла, при этом в D -триггер 27

2п-го формирователя переноса записывается единица переноса. Первым импульсом следующего цикла дополнительно записанная единицы вычитается из старшего разряда счетчика 2, а этим же инвертированным импульсом считывается единица переноса из 2n-ro формирователя 17 переноса и вторично

65 перебрасывается триггер 4, реверси817703

10 руя работу счетчиков 2 и 3 и переключая распределитель 10 сдвигов в следующее положение. Распределитель сдвигов разрешает работу вентиля 9 более младшего разряда частного и подключает другую группу вентилей 7 матрицы сдвига делителя. Таким образом, в начавшемся цикле импульсы с элементов ИЛИ 6 поступают через коммутатор 7 на более младшие разряды счетчиков 3. Следующие циклы до образования отрицательного остатка счет" чики 3 работают на вычитание, а счетчики 2 — на сложение. Операция деления производится до тех пор,пока не произойдет перекидывание триггера 4 реверса при образовании отрицательного остатка в младших разрядах счетчика 3 делимого, и восстановление его до положительного остатка или нуля. Тогда на выходе 23 появляется сигнал об окончании операции.

Быстродействие множительно-делительного устройства определяется так4 товой частотой F = — .Период следова Т= Гг ния тактирующих импульсов (, > (1 - 72 где Т вЂ” максимальная длительность пе4 реходных процессов в разряде счетчика 3 (2), Т вЂ” длительность переходных про2. цессов при переключении распределителя сдвигов.

Длительность импульсов на выходе первого канала распределителя 11 импульсов должна быть не менее Т».

Формирователь 17 переноса работает следующим образом.

В режиме умножения (режим сложения для счетчика 3) с выхода 13 сложения подается разрешающий потенциал на элемент И 31. Другой вход элемента И 31 подключен к выходу дешифрации В- 1 данного счетчика 3. Когда в разряде счетчика 3 записана цифра

B-1, на выходе элемента И 20 дешифра ции кода В-1 обязательно присутствует высокий потенциал. При переполнении разряда счетчика 3 перепад напряжения с высокого на низкий по цепи элемента И 31, элементов ИЛИ 32 и

33, элемента НЕ 36 устанавливает

0-триггер 27 в единичное состояние.

Разрешающий потенциал с единичного выхода триггера 27 через второй вход элемента ИЛИ 32 подается на первый вход элемента И ?9. Опросовым импульсом, поступающим на вход опроса формирователя, формируется единица переноса в следующий разряд при помощи элемента И 29. Задним фронтом опросовсго импульса D-триггер 27 возвращается в исходиое состояние.

В случае наличия единицы из предыдущего разряда в данный разряд и запи-. санной в данком разряде счетчика. цифры В-1 единица переноса через второй вход элемента ИЛИ 35Ä через элещих разрядов счетчика 2. Переключение одного (или одновременно нескольких триггеров) происходит в том случае, когда содержимое предшествующего разряда (или предшествующих разрядов) счетчика 3 равно нулю. Тем самым исключается перемножение множимого

»а нулевые значения множителя. Дешиф-, рация сигналов на выходах управления распределителя для i-ого разряда осуществляется группой двухвходовых элементов И 40 согласно уравнения

, - a„ 5 „„++„

60 мент И 28, разрешенный высоким потенциалом с выхода элемента И 20 дешифрации кода В-1 данного разряца, подается на -первый вход элемента И 29 передачи переноса данного разряда.

Опросовым импульсом формируется единица переноса из данного разряда в последующий и единица переноса из предыдущего разряда в данный. При этом в D-триггер 27 данного разряда записывается дополнительная единица переноса в последующий разряд, которая стирается по окончании опросового импульса (.задним его фронтом) .Организация записи единицы сквозного переноса в последующий разряд при !

5 записанных в предыдущих разрядах цифрах В-1 осуществляется аналогично по первому входу элемента ИЛИ 35.

В режиме деления (режим вычитания для счетчика 3) разрешающий потенци2О ал подается с входа вычитания формирователя на вход элемента И 30, другой вход которого подключен К выходу элемента И 9 дешифрации кода нуля состояния соответствующего счетчика

3. Работа схемы происходит аналогично режиму сложения для счетчика 3, только сигналом переполнения разряда счетчика является перепад потенциала с высокого на низкий при переходе состояния разряда счетчика 3 от записанной цифры 0 к цифре В-1. Третий вход элемента И 29 2п-го формирователя соединен со входом управления Формирователя. Распределитель сдвига работает следующим образом.

Исходное состояние всех триггеров распределителя нулевое. В режиме умножения разрешающий сигнал присутствует на шине 22. Этим сигналом разрешается работа элементов И 39 второй

40 группы и элемента И 42 (тактовыми являются каждый первый проинвертированный импульс распределителя 11).

Первый триггер готов к переключению первым же та товым импульсом. Пере45 ключение каждого триггера следующего разряда разрешается по соответствующему входу дешифрации нуля распреде. лителя, подключенному к выходу дешифрации нуля соответствующего счетчика 2, и выходу элемента И 39 предыдущего разряда. Таким образом, переключение триггера каждого разряда зависит от содержимого всех предшествую817703

12.8 режиме деления устройства разрешающий сигнал присутствует на первом "управляющем входе распределителя. Последним разрешается работа элементов И 38 первой группы и .элемента И 43. В этом режиме триггеры меняют состояние от импульсов, поступающих на второй тактовый вход распределителя последовательно, не исключая проме;куточных состояний.

Следовательно, подключение элементов И 9 и входов управления коммутатора делителя (множиМого) осуществляется последовательно от старших разрядов к младшим.

Таким образом, при иезначительных дополнительных аппаратурных затрат произведенные изменения из— вестного устройства позволяют. значительно повысить скорость выполнения операций за счет сокращения времени распространения переноса и исключения циклов умножения на нулевые цифры множителя.

Формула изобретения

1. устройство для умножения и деления последовательно-параллельного действия, содержащее преобразова- . тель цифр множимого (делителя) в единичный код, реверсивные счетчики цифр множителя (частного),реверсивные счетчики цифр произведения (делимого), триггер реверса, и групп (n-разрядность операндов) элементов .

И, и элементов ИЛИ, коммутатор, (2n-2 ) элементов ИЛИ .счетных сигналов, и элементов И, распределитель . сдвига, распределитель импульсов и элемент НЕ, при этом единичный выход .триггера реверса соединен со входами вычитания реверсивных счетчиков цифр множителя (частного) и входами сложения реверсивных счетчиков цифр произведения (делимого), нулевой выход триггера реверса соединен со входами сложения реверсивных счетчиков цифр множителя (частного) и-входами вычитания реверсивйых счетчиков цифр произведения (делимого), счетный вход каждого реверсивного счетчика цифр множителя (частного) соединен с выходом соответствуккцего элемента И, первый вход каждого из которых-соединен с соответствующим выходом управления распределителя сдвига, второй вход - с выходом первого импульса цикла распределителя импульсов, первые входы элементов

И i-ой группы (i; l,...,п) соединены с соответствующими выходами

i-ой группы преобразователя цифр множимого (делителя) в единичный код, вторые входы k-x элементов И каждой группы (k 1, „8, где

 — основание системы счисления) .соединены с соответствующими выхода

1О

ЗО

65 ми синхронизации распределителя импульсов, выходы элементов И (-ой группы соединены со входами i-го элемента ИЛИ, выход которого соединен с соответствующим информационным входом коммутатора, входы управления коммутатора соединены с соответствующими выходами управления распределителя сдвига, первый выход коммутатора соединен со счетным входом первого счетчика цифр произведения (делимого}, j-e выходы коммутатора (j = 2,...,(2п-1)) соединены соответственно с первыми входами (j-1)-х элементов ИЛИ счетных сигналов, выходы которых соединены соответственно со счетными входами 1-х счетчиков цифр произведения (делимого), отличающееся тем, что, с целью повышения быстродействия, в него дополнительно введены формирователи переноса, элементы И дешифрации кода нуля реверсивных счетчиков, причем выход первого импульса цикла распределителя импульсов соединен со входом элемента НЕ, выход элемента

НЕ .соединен с первым тактовым входом распределителя сдвигов и входом опроса формирователя переноса, второй тактовый вход распределителя сдвигов соединен с нулевым выходом триггера реверса, нулевые выходы i-ых реверсивных счетчиков цифр множителя (частного) соединены с выходами элементов

И дешифрации кода нуля реверсивных счетчиков цифр множителя (частного), выходы которых соединены с соответствующими входами дешифрации кода нуля распределителя сдвига, выходы элементов И дешифрации кода нуля и элементов И дешифрации кода В-1 m-ых реверсивных счетчиков цифр произведения (делимого) (m 1,...,2n) соединены с соответствующими входами дешифрации кода нуля и дешифрации кода В-1 m-ых формирователей переноса, выходы переноса (j-1)-х формирователей переноса соединены со вторыми входами соответ- ствующих элементов ИЛИ, выход перенос са (2n-1)-го формирователя переноса соединен со счетным входом 2п-го счетчика цифр произведения (делимого), выход переноса 2n-ro формирователя переноса соединен со счетным входом триггера реверса, первый и второй входы сквозного переноса 2п-ых формирователей переноса (2 2...2n) соединены с соответствующими выходами (2-1)-ых формирователей переноса, вход управления 2п-го формирователя переноса соединен с первым управляющим входом распределителя сдвига и является входом деления устройства, второй управлякнций вход распределителя является входом умножения устройства, тактовый вход распределителя импульсов является тактовым входом устройства, выход окончания операции распределителя сдвига является соот13

14

817703 ветствующим выходом устройства, прямой и инверсный выходы триггера реверса соединены соответственно со входами сложения и вычитания формирователей переноса, разрядные выходы

m-ых реверсивных счетчиков цифр произведения (делимого) соединены со

5 входами соответствующих элементов И дешифрации кода нуля и соответствующих элементов И дешифрации кода В-1.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что каждый формирователь переноса содержит 0-триггер переноса, четыре элемента И, четыре элемента ИЛИ и элемент НЕ, при этом выход первого элемента И соединен с первым входом первого элемента

ИЛИ и является первым выходом сквозного переноса формирователя переноса, единичный выход D-триггера соединен со вторым входом первого элемента ИЛИ и является вторым выходом сквозного 20 переноса формирователя переноса, выход первого элемента ИЛИ соединен с первым входом второго элемента И, второй и третий входы которого являются соответственно входом опроса 75. и входом управления формирователя переноса, выход второго элемента И является выходом переноса формирователя переноса и соединен с первым входом второго элемента ИЛИ, выход которого соединен со входом элемента

НЕ, выход элемента HE соединен со входом синхронизации О-триггера, нулевой выход которого соединен со своим информационным входом, первые входы третьего и четвертого элементов

И являются соответственно входами вычитания и сложения формирователя переноса, вторые входы — входами дешифрации кода иуля и дешифрации кода В-1 формирователя, выходы третье- 40

ro.è четвертого элементов И соединены со входами третьего элемента ИЛИ, первый и второй входы четвертого элемента ИЛИ являются соответственно первым и вторым входами сквозного переноса формирователя, выход третьего элеМента ИЛИ соединен с первым входом первогб элемента И и вторым входом второго элемента ИЛИ, выход четвертого элемента ИЛИ соединен со вторым 5О входом первого элемента И.

3. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что распределитель сдвига содержит группу элементов ИЛИ, три группы элементов И, элемент ИЛИ, два элемента И и и + 1

D-триггеров, при этом первые входы первого и второго элементов И явлиотся соответственно первым и вторым тактовыми входами распределителя,выходы элементов И соединены со входами элемента ИЛИ, выход которого соединен со входами синхронизации 0-триггеров, единичные выходы триггеров соединены с первыми входами соответствующих элементов И первой группы, вторые входы которых соединены со вторым входом второго элемента И и являются первым управляющим входом распределителя, выходы i ûõ элементов И первой группы соединены соответственно с первыми входами элементов ИЛИ группы, выходы t-ых элементов ИЛИ группы соединены соответственно с информационными входами у-ых 0-триггеров (g = 2,...n+t),первые входы i ûõ элементов И второй группы соединены со вторым входом первого элемента И и являются вторым управляющим входом распределителя сдвигов, вторые входы. — с соответствующими входами дешифрации кода нуля распределителя сдвига, выходы — co вторыми входами соответствующих эле.ментов ИЛИ группы, выходы („ -ых элементов И второй группы (((1 1,...п-1) соедйнены соответственно с третьими входами Я+ 1)-ых элементов И второй группы, первые входы i-ых элементов

И третьей группы соединены с единичными выходами соответствующих D-триггеров, а вторые входы <р-ых элементов

И соединены соответственно с нулевыми выходами !(р + 1)-х .D-триггеров, нулевой выход первого D-трчггера соединен со вторым входом и-го элемента

И третьей группы, выходы элементов

И третьей группы являются выходами управления распределителей сдвига,выход (и+1)-го 0-триггера является выходом окончания операции распределителя сдвига.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Ф 190658, кл. G Об F 7/52, 1966;

2. Авторское свидетельство СССР

9 217718, кл. G 06 F 7/08, 1965 (прототип).

817703

16 «зМ

Составитель М. Плешев

Редактор k. Лембак Техред A.Ñàâêà Корректор И. Шароши

Заказ 1467/64 Тираж 245 Подпис ное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва,:К-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4