Преобразователь двоично-десятичныхчисел b двоичные c масштабированием

Преобразователь двоично-десятичныхчисел b двоичные c масштабированием

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

< >822173

=Ф

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 1806.79 (2I) 2782051/18-24 (51)М. Кл. с присоединением заявки №

G Об F 5/02

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет

Опубликовано 150481 Бюллетень ¹ 14

Дата опубликования описания 15,0481 (53) УДК 68 1 (088.8) 7

Б.И. Гринберг и М.И.Журавлев, 1

/ с

f

/ (72) Авторы изобретения (71) Заявитель (54 ) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНЫХ

ЧИСЕЛ В ДВОИЧНЫЕ С МАСШТАБИРОВАНИЕМ

Изобретение относится к цифровой вычислительной технике и может быть использовано при построейии двоичнодесятичных преобразователей с введением масштабного коэффициента.

Известен преобразователь кодов с масштабированием, содержащий преобразователи весов разрядов и блоки суммирования P1) .

Недостаток этого преобразователя состоит в низком быстродействии и большом объеме аппаратуры.

Наиболее близким к изобретению по технической сущности и схемному решению является преобразователь 15 двоично-десятичных чисел в двоичные с масштабированием, содержащий сумматоры, причем входы преобразователя разделены на тетрады (2J .

Недостаток известного преобраэователя состоит в большом объеме аппаратуры, необходиМом при реализации дробных масштабных коэффициентов с высокой точностью.

Цель изобретения — упрощение преобразователя.

Поставленная цель достигается тем, что преобразователь содержит шесть четырехразрядных сумматоров, два двухразрядных сумматора и три элемента ИЛИ, причем входы третьего и четвертого разрядов первой тетрады входов преобразователя соединены со входами первого элемента ИЛИ, выход которого подключен к входам первого и третьего разрядов первой группы входов первого сумматора,входы второго и четвертого разрядов первой тетрады входов преобразователя соединены со.входами второго элемента ИЛИ, выход которого подключен к входу четвертого разряда первой груп- пы входов первого сумматора, входы третьего и четвертого разрядов второй тетрады входов преобразователя соединены со входами третьего эЛемента ИЛИ, выход которого подключен к входу первого разряда первой группы входов второго и третьего сумматоров, к входу четвертого разряда первой группы входов четвертого сумматора и к входу третьего разряда первой группы входов пятого сумматора, входы первых разрядов второй и третьей тетрад входов преобразователя соединены с входами первого разряда первого двухраэрядного сумматора, выход первого разряда, суммы которого подключен ко входу четвертого разряда второй группы входов перво822173

ro сумматора и к входам переноса первого, четвертого и шестого сумматоров, входы вторых разрядов второй и третьей тетрад входов преобразователя соединены с входами второго разряда первого двухразрядного сумматора, выход второго разряда суммы ко5 торого подключен ко входу переносатретьего сумматора, к входам первого и третьего разрядов первой группы входов четвертого сумматора и первого разряда первой группы входов шестого сумматора, а выход переноса первого двухразрядного сумматора подключен к входу второго разряда первой группы входов третьего сумма- . тора, к входам третьего и четвертого 15 разрядов первой группы входов четвертого сумматора, ко входу первого разряда пятого сумматора, а выходы переноса первого и второго сумматоров соединены с входами четвертого Щ разряда третьего сумматора, выходы трех младших разрядов суммы которого подключены к выходам трех младших разрядов преобразователя, выход переноса третьего сумматора соединен с входом второго разряда второй группы входов четвертого сумматора, выходы переноса четвертого и пятого сумматоров соединены с входами четвертого разряда шестого сумматора, выход переноса которого соединен с входом переноса второго двухраэрядного сумматора, выходы суммы которого и выходы суммы шестого сумматора подключены к выходам соответствующих разрядов преобразователя, вход первого Разряда первой тетрады входов преобразователя соединен с входами второго разряда первой группы и третьего разряда второй группы входов первого сумматора, вход второго раз- 40 ряда первой тетрады входов преобразователя соединен с входами первого и второго разрядов второй группы входов первого сумматора, вход третьего Разряд первой тетрады входо 45 преобразователя соединен с входами втброго и четвертого разрядов первой группы входов второго сумматора и с входом третьего разряда первой группы вхОдов третьего сумматора, входы четвертого разряда первой и третьего разряда второй тетрад входов преобразователя соединены с входами вторых разрядов первой группы входов пятого и второй группы входов четвертого сумматоров соответственно, вход, четвертого разряда второй тетрады входов преобразователя соединен с входом третьего разряда первой группы входов второго сумматора, с входом четвертого разряда первой груп- д) пы входов пятого сумматора и третьего разряда шестого сумматора, входы двух младших разрядов третьей тетрады входов преобразователя соединены с соответствукщими входами первой щ группы входов второго двухразрядногс. сумматора, входы второй группы которого соединены с входом логического нуля, вход переноса первого двухразрядного сумматора и вход второго разряда первой группы входов шестого сумматора соединены с входом логического нуля, разрядные выходы сумьы первого и четвертого сумматоров соединены с входами соответствующих разрядов второй группы второго и пятого сумматоров соответственно, выходы трех старших разрядов суммы второго и пятого сумматоров соединены с входами трех младших разрядов второй. группы входов третьего и шестого сумматоров соответственно, вход переноса второго сумматора соединен с входом логической единицы, выход четвертого разряда третьего сумматора соединен с входом первого разряда второй группы входов четвертого сумматора, выход первого разряда пятого сумматора соединен с выходом четвертого разряда преобразователя.

В основе работы предлагаемого устройства лежит следукший принцип.

Преобразование осуществляется путем суммирования с учетом возникающих переносов значений тех разрядов входного числа, произведение веса которых на масштабный коэффициент, представленное в виде суммы степеней числа 2, содержит члены с одинаковыми степенями числа 2. Учитывая, что масштабный коэффициент может иметь дробную величину, погрешности округления величин произведений выбирают такими, чтобы сумма погрешностей одного знака в наихудшем случае не превышала половины веса младшего разряда входного числа.

При этом исключается аппаратурная реализация операции умножения преобраэованного числа на масштабный коэффициент К, что позволяет значительно упростить реализацию при дробных значениях коэффициента К и увеличить быстродействие. Погрешность масштабирования не ухудшается, хотя погрешности округления произведений весов разрядов входного числа на масштабный коэффициент значительно больше, чем погрешность округления коэффициента К при реализации преобразования, сочетающего преобразование чисел с умножением на масштабный коэффициент.

Действительно, если погрешность масштабирования не должна превышать fl2 веса младшего разряда кода входного числа, то погрешность округления отдельного произведения о П „ должна быть в и раэ меньше, где и-число разрядов входного числа. Так как погрешности округления произ ведений могут иметь разные знаки, погрешность Ь 01 в наихудшем случае должна быть лишь в n/2 раз меньше веса младшего (разряда. Если вес мпадшего разряда

822173 (1 1

2й„ 2 2" 2«« а следовательно, для представления произ ведени я вес а раз ряда входного . числа на коэффициент К н виде сум«ы степеней числа 2 требуется значительно меньшее число членов. При этом построение схемы устройства включает следующие этапы: составление таблицы произведений весов разрядов входного числа на известный масштабный коэффициент, представление произ ведений н виде суммы различных степеней числа

2 с учетом допустимой погрешности округления, составление схе«и устройстна в соответствии с полученными разложениями так, чтобы значения разрядов входного числа, в разложении произведения которых на коэффициент

К есть одинаковые степени числа 2, суммировались н порядке возрастания степени числа 2 и с учетом переносов.

На чертеже представлена схема преобразователя двоично-десятичного кода в двоичный с масштабированием, реализующая описанный принцип.

Преобразователь содержит входы 1, разделенные на тетрады; первый, второй и третий элементы ИЛИ 2-4, четырехразрядные полные двоичные сумматоры (первый, второй, третий, четвертый, пятый и шестой сумматоры 5-10) „ первый и второй днухразрядные сумматоры 11-12 и выходы 13.

Входы 1 соединены с числовыми входами четырехразрядных сумматоров 510, с числовыми входами двухразрядного сумматора 12, с входами элементов

ИЛИ 2-4, выходы которых подключены к числовым входам четырехразрядных сумматоров 5-9, а также с числовыми входами двухразрядного сумматора 11, . предназначенного для получения проме- 50 жуточных сумм. Выходы суммы и переноса сумматора 11 соединены с числовыми входами и входом переноса четы рехразрядных сумматоров 5,7-10. Вы ходы суммы первого сумматора 5 соединены с числовыми входами второго сумматора б, вход переноса которого постоянно подключен к потенциалу, соответствующему логической "1" для выполненйя округления кода выходного числа, образующегося на выходах преоб-50 разонателя. Выходы сум«ы и переноса второго сумматора 6 соединены с числовыми входами третьего сумматора 7, выходы трех младших разрядов суммы которого подключены к выходам млад- 65 «сумматоре 11.

«< л«а ««ход«««го «««< ла равен 1, то пог. р «««««сн:ть

Ьп

Ясно, что эта величина значительно больше погрешности округления коэффициента К при аппаратурной реализации операции умножения

ic

40 ших разрядов преобразованного числа.

Выход четвертого разряда суммы третьего сумматора 7 соединен с числовым входом первого разряда четвертого сумматора 8, выходы суммы которого подключены к числовым входам пятого сумматора 9. Выход лерного разряда суммы сумматора 9 соединен с выходом четвертого разряда преобразователя, а выходы остальных разрядов сумм — с числовыми входами шестого сумматора

10. Выходы шестого сумматора 10 и двухразрядного сумматора 12 подключе ны к выходам старших разрядов преобр аз он ат ел я.

Преобразователь осуществляет параллельное преобразование двоичнодесятичного кода числа градусон (фазовый сдвиг от О« до 360О), поступающего на входы, в двоичный код числа долей периода выходного напряжения.

Если максимальное число долей периода равно 1024, а максимальное число градусов на выходе 360, то преобразонание выполняется с масштабированием, причем коэффициент масштабирования равен

1024

К= ---- = 2 8444.

По принципу работы предлагаемое устройство является устройством комбинационного типа, поэтому при подаче на его вход двоично-десятичного числа на выходе устройства вырабатывается двоичный код этого числа с учетом коэффициента масштабирования. ,Построение устройства и его функционирование целиком определяется разложениями по степеням числа 2 произ;ведений неса разрядов каждой тетрады на коэффициент масштабирования К =

2,8444. Вид разложений для каждого из разрядов входного числа приведен в таблице.

Как следует иэ таблицы, сумма погрешностей одного знака в наихудшем случае приблизительно равна f/2 веса младшего разряда кода выходного числа. Действительно, (БП1 ) п«х. = Or2552 0 276=0 5312 (gQ„) . „= 0 1556+0 1224+

+О, 1120+0,0556+0, 056+0, 120=0, 6216.

Ус тр ой ст в о суммирует з наче ни я тех разрядов входного числа, в разложении произведения веса которых на масштабный коэффициент есть одинаковые степени числа 2. Суммирование производится в порядке возрастания степени числа 2 и с учетом всех возникак«щих при этом переносов. Введение элементов ИЛИ 2-4, формирукщих сум«ы не образующие переноса, E3—

Е4 (первый элемент ИЛИ), Е2+Е4 (второй элемент ИЛИ) и ДЗ+Д4 (третий элемент ИЛИ) упрощает устройстно. К этой же цели приводит формиронание вспомогательных сумм С1+Д1 и С2+Д2 (с учетом переноса) на двухразрядном

822173

Округление значения выходного числа производится путем подачи сигнала логической "1" на вход переноса сумматора 6, осуществляющего суммирование по наименьшей степени числа 2.

В результате, для построения устройства необходимы три элемента ИЛИ, шесть четырехразрядных и.два двухразрадных сумматора. При этом вместо двух двухразрядных сумматоров можно испольэовать один четырехраэрядный, так как вывод переноса сумматора 12 всегда равен "0", а вход переноса сумматора 11 должен быть соединен с нулевым потенциалом. Такии образом, преобразование реализуется устройст вом на семи четырехразрядных сумматорах и трех элементах ИЛИ. По сравнению с из вест ным устройством, включакщим аппаратурную реализацию опер ьции умножения, количество необходимых сумматоров сокращается почти в

5 раэ при одной и той же погрешности масштабирования. Резкое сокращение необходимого числа сумматоров существенно уменьшает также и время, необходимое для преобразования входного числа.

Погрешность округления (ЯП =Bi-lloi) Произведение веса на К (П ) Вид разложения по степеням . числа 2 (Ilo i ) Вес раэРЯда

Обоэначение разряда

Тетрада входного числа

2 +2 =3

2 о

2 +2 +2 =5,5

2 +2 +2 +2 +2 =11,5

2 л

2 +2 +2 +2 =22,5

2 +2 +2 +2 =28,5

2 +2 +2 +2 =57

2 +2 +2 +2 +2 =113 5

ДЗ 40 113, 776

2 +2 +2 +2 +2 +2 +2 =227,5 +0,052

2 +2 +2 +2 +2 =284,5

2 +2 +2 +2 +2 =569

-0,056

-0,120

Формула изобретения дов преобразователя соединены со входами третьего элемента ИЛИ, выход которого подключен к входу первого

45 разряда первой группы входов второго и третьего сумматоров, к входу четвертого разряда первой группы входов четвертого, сумматора и входу третьего разряда первой группы входов пятого сумматора, входы пеРвых разрядов второй и третьей хетрад входов Преобразователя соединены с входами первого разряда первого двухраэрядного сумматора, выход первого разряда сумки которого подключен ко входу четвертного разряда второй группы входов первого сумматора и ко входам переноса первого, четвертого и шестого сумматоров, входы вторых разрядов второй и третьей тетрад в0 входов .преобразователя соединены с входами второго разряда первого двухразрядного сумматора, выход второго разряда суммы которого подключен ко входу переноса третьего сумматора, 65 к входам первого и третьего разрядов

Преобразователь двоично-десятичных чисел в двоичные с масштабированием, содержащий сумматоры, причем входы преобразователя разделены на твтрады, отличающийся тем, что, с целью упрощения преобразователя, он содержит шесть четырехразрядных сумматоров, два двухразрядных сумматора и три элемента

ИЛИ, причем входы третьего и четвертого разрядов первой тетрады входов преобразователя соединены со входами первого элемента ИЛИ, выход которого подключен ко входам первого и треть.его разрядов первой группы входов первого сумматора, входы второго и четвертого разрядов первой тетрады входов преобразователя соединены со входаьы второго элемента ИЛИ, выход которого подключен к входу четвертого разряда первой группы входов пврвого сумматора, входы третьего и чвтертого разрядов второй твтрады вхоЕ1 1 2,8444

Младшая Е2 2 5,6888

ЕЗ 4 11,3776

Е4 8 22,7552

Средняя Д1 10 28,444

Д2 20 56,888

Д4 80 227,552

Ст аршая С1 100 284, 44

С2 200 568,88

-0,1556

+0,1888

-0,1224

+О, 2552

-0,0556

-О, 1120

+О, 276

822173

Источники информации, принятые во внимание при экспертизе

4{) 1. Авторское свидетельство СССР

9 436345,.кл. G Об F 5/02,15.07.72.

2. Н.А.Raphael "Fast. ВС0 (binary

conversions" ) "Electronic 0esign", 1973, Р 22, с. 84-89 (прототип). первой группы входов четвертого сум-. матора и первого разряда первой группы входов шестого сумматора, а выход переноса первого двухразрядного сумматора подключен к входу второго разряда первой группы входов третьего сумматора, к входам третьего и четвертого разрядов первой группы входов четвертого сумматора, ко входу первого разряда пятого сумматора и ко входу переноса пятого сумматора, выходы переноса первого и второ.го сумматоров соединены с входами четвертого разряда третьего сумматора, выходы трех младших разрядов сумма которого подключены. к выходам трех младших .разрядов преобразова- 15 теля, выход переноса третьего сумматора соединен с входом BToporo разряда второй группы входов четвертого сумматора, выходы переноса четвертого и пятого сумматоров соединены- Щ с входами четвертого разряда шестого сумматора, выход переноса которого соединен с входом переноса второго двухразрядного сумматора, выходы суммы которого и выходы сумьы шестого сумматора подключены к выходам соответствующих разрядов преобразователя, вход первого разряда первой тетрады входов преобразователя соединен с входами второго разряда первой группы и третьего разряда второй группы входов первого сумматора, вход второго разряда первой тетради входов преобразователя соединен с входами первого и второго разрядов второй группы входов первого сумматора, вход третьего разряда первой тетрады входов преобразователя соединен с входами второго и четвертого разрядов первой группы входов второго сумматора и с входом третьего разряда первой группы входов третьего сумматора,.входы четвертого разряда первой и третьего разряда второй тетрад входов преобраэователя соединены с входами вторых разрядов первой группы входов пятого и второй группы входов четвертого сумматоров соответственно, вход четвертого разряда второй тетрады входов преобразователя соединен с входом третьего разряда первой группы входов второго сумматора, с входом четвертого разряда первой группы входов пятого сумматора и третьего разряда шестого сумматора, входы двух младших разрядов третьей тетрады

-входов преобразователя соединены ссоответствующими входами первой группы входов второго двухразрядного сумматора, входы второй группы которого соединены с. входом логического нуля, вход переноса первого двухраэрядного сумматора и вход второго .разряда первой.группы входов шестого сумматора соединены с входом логического нуля, разрядные выходы суммы первого и четвертого сумматоров соединены с входами соответствующих разрядов второй группы второго и пятого сумматоров соответственно, выходы трех старших разрядов суммы BTopor и пятого сумматоров соединены с входами трех младших разрядов второй группы входов третьего и шестого сумматоров соответственно, вход переноса второго сумматора соединен с входом логической единицы, выход четвертого разряда третьего сумматора соединен с входом первого разряда второй группы входов четвертого сумматора, выход первого разряда пятого сумматора соединен с выходом четвертого разряда преобразователя.

822173

Составитель М.Аршавский

Редактор М.Петрова Техред Ж.Кастелевич Корректор Е. Рс ию=

Заказ 1857/74 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская иаб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4