Выходной узел тестера для контролялогических устройств

Выходной узел тестера для контролялогических устройств

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ВТИЛЬСТВУ

Союз Советских

Социалистических

Республик (1)822190 (63 } Дополнительное к авт. свид-ву— (22) Заявлено,0907,79 (21) 2792081/15-21

-(51)м. Кл.З с присоединением заявки ¹â€”

G 06 F 11/00

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опублйковано 150481.Бюллетень М 14

Дата опубликования описания 150481 (53) УДК б81.З (088 8) (72) Авторы изобретения

Н.Ф. Алексеев, A.Ñ. Белов, A.Ì. Озеров, Л.И. Тархов и И.Н. Ясенская (71) Заявитель (54) ВЫХОДНОЙ УЗЕЛ TECTEPA ДЛЯ КОНТРОЛЯ

ЛОГИЧЕСКИХ УСТРОЙСТВ

Изобретение относится к вычислительной технике и может быть использовано в тестерах для контроля логических устройств, выполненных на микросхемах с К-МОП технологией изготовления.

Известен выходной узел тестера для контроля логических устройств, содержащий элемент И, элемент ЗАПРЕТ, схему сравнения, первый и второй ключи, выходы которых подключены к выводу контролируемого логического устройства и ко входу схемы сравнения, первые входы соединены соответственно с первым и вторым входами выходного узла, вторые входы †. соответственно с выходами элементов И и

ЗАПРЕТ, первые и вторые входы которых соединены соответственно с третьим и четвертым входами выходного уз- ла (1) .

Недостатком такого устройства являются ограниченные функциональные возможности вследствие того, что оно не может быть использовано в тестерах, обеспечивающих специальный режим обнаружения неисправностей. контролируемых логических устройств, связанных, например, с несоответствием заданной и реальной принадлежности данного вывода логического устройства ко входам или выходам.

Это устройство характеризуется также низкой надежностью из-за наличия токовой перегрузки его выхода при изменении принадлежности данного вывода логического устройства за счет ошибок в монтаже, закорачивания соседних контактов, ошибок в работе выходного узла и т.д.

Наиболее близким к предлагаемому является выходной узел тестера для контроля логических устройств, со- держащий первый и второй ключи с объединенными выходами, первые входы которых соединены с соответствующими входами узла, а вторые входы — с выходами элемента ЗАПРЕТ и элемента И соответственно, первые входы элементов И и ЗАПРЕТ соединены с соответствующими входами узла, вторые входы — с выходом триггера, первый и второй входы которого соединены с соответствующими,.входами единенный первым входом с соответствующим входом узла, вторым входом - с выводом контролируемого логического устройства, а выходом — с выходом

30 узла (2) .

822190 Недостатками этого устройстна являются ограниченные функциональные возможности и. низкая надежность, связанные с указанными причинами.

Цель изобретения — расширение функциональных нозможностей и повышение надежности устройстна.

Поставленная цель достигается тем, что в выходной узел тестера нведены первый и второй резисторы, третий и четвертый ключи с объеди ненными выходами, инвертор и сумматор, первый вход которого соединен а первым входом элемента сравнения, второй вход — с соответствующим входом узла и третьими входами элементов И и ЗАПРЕТ, а выход — с четвертыми входами элементов И и

ЗАПРЕТ, первым входом четвертого ключа и через инвертор с первым нходом третьего ключа, выходы второго и третьего ключей через первый и второй резисторы соответственно подключены к выводу контролируемого логического устройства, вторые входы третьего и четвертого ключей соединены с первыми входами первого и второго ключей соответственно.

На чертеже дана блок-схема выходного узла тестера для контроля логических устройств.

Выходной узел тестера содержит сумматор 1 по модулю два, элемент 2 сравнения, триггер 3, элемент 4

ЗАПРЕТ, элемент И 5, инвертор б, перный 7, второй 8, третий 9 и четвертый 10 ключи, первый 11 и второй

12 резисторы, входы 12-19 и выход 20

Логическое устройство 21 не входит в состав выходного узла тестера, а приведено на чертеже для пояснения его принципа действия.

Выходной узел тестера работает следующим образом.

Режимы работы выходного узла задаются двоичным кодом на его входах 14 и 15. Выходной узел работает в следующих основных режимах.: Вход, если нывод, на который работает выходной узел, является входом контролируемого логического устройства; Выход, если вывод, на который работает выходной узел, является выходом контролируемого логического устройства;

I 1ô„

Третье состояние, если вывод, на который работает выходной узел, представляет собой выход на магистраль, находящийся в отключенном состоянии, и к нему со стороны логического устройства подключена вы.ходом, например, схема типа ТТЛ с закрытыми верхним и нижним транзисторами.

Во всех режимах работы на входах

l8 и 19 устанонлены логическая 1 и 0 соответственно.

Режим Вход задается на входах 14, 15 сигналами логической

1 1 I 1 с

Сигналы, поступающие на вход 13, содержат двоичную информацию, которая должна быть передана выходным узлом на вход контролируемого логического устройства 21.

Синхроимпульсы на входе 16 появляются в моменты обновления информации на входе 13 от набора к набору теста, а на входе: 17 — с задержкой по отношению к этим моментам.

С входа 16 синхроимпульс проходит на

S-вход триггера 3, н результате чего выход триггера 3 приобретает значение логической 1 .

Если на входе 13 сигнал равен 1, то на выходе сумматора 1, при равенстве сигналов логической 1 на его входах, логический сигнал

20 равен 0 .

Так как на входах элемента 5 один иэ сигналов равен 0, то на выходе элемента 5 сигнал также равен 0 и ключ 8 закрыт.

Ключ 10 закрыт, так как на его нход поступает сигнал с выхода сумматора 1.

Так как на трех входах элемента

4 сигналы равны 1, а на четвертом входе сигнал равен 0, то на выходе элемента 4 сигнал равен 1 и ключ 7 закрыт, в результате чего сигнал с входа 18 поступает на общий выход ключей 7 и 8.

Так как на входе инвертора б сигнал равен 0, то на его выходе сигнал равен 1, ключ 9 открыт и сигнал с входа 18 проходит на общий выход ключей 9 и 10.

Через резисторы 11, 12 сигнал, 40 равный 1, поступает на вход устройства 21 и на вход элемента 2.

Сопротивление резистора 11 значительно меньще сопротивления резистора 12 и достаточно мало для того, 4 чтобы обеспечить требуемую крутизну фронта передаваемого сигнала при наличии емкостной нагрузки.

Если сигнал на входе 13 после обновления информации равен 0, то на выходе сумматора 1 сигнал равен

111ю

Этот сигнал поступает на входы элементов 4 H 5 и инвертора 6, н результате чего на выходах элемента

4 и инвертора б сигналы равны 0, а на выходе, элемента 5 сигнал ра-. вен 1 .

Поэтому ключи 7 и 9 закрыты, а ключи 8 и 10 открыты, уронень логического 0 с входа 19 проходит

60 через резисторы 11 и 12 на вход устройства 21.

После прохождения первого синхроимпульса со входа 16 через некоторый период времени.со входа 17 про65 ходит второй синхроимпульс. Он по822190 му уровню ожидаемому сигналу контан- та 22.

Так как сопротивление выхода устройства 21 существенно меньше по своей величине сопротивления резистора 12, то сигнал ключей 9 и

10 влияет на логическое состояние этого выхода, Поэтому в случае несоответствия . логического сигнала на данном выходе, заданному с входа 13, схема сравнения фиксирует факт неисправности устройства 21 по данному выходу.

Режим Третье состояние задается сигналами 1 на входе-14 и

15 0 на входе 15.

Наличие на входах элементов 4 и

5 сигнала с входа 15, равного 0, приводит к появлению на их выходах сигналов 0, в результате чего ключи 7 и 8 закрыты.

Ключи 9 и 10 работают так же, как и в режиме Выход .

При работе в составе тестера логических устройств выходной узел обеспечивает обнаружение несоответ-. ствия принадлежности данного вывода г устройства 21 к входам, выходам или третьим состояниям, заданной со .входов 14 и 15, и его реальной принадлежности. Такое несоответствие может образоваться в следующих случаях.

1. Вывод устройства 21 является ошибочно выходом, но для выходного узла он правильно определен со входов 14 и 15 как вход, З5 2 Вывод устройства 21 ошибочно является входом или третьим состоянием, а для выходного узла он правильно определен со входов 14 и 15 как выход.

3. Вывод устройства 21 ошибочно является выходом, а для выходного узла он правильно определен со входов 14 и 15 как третье состояние, д 4. Вывод устройства 21 является входом, а для выходного узла он ошибочно определен со вход"в 14 и 15 как третье .состояние. ступает на R-вход триггера 3, с выхода которого на входы элементов

4 и 5 поступает сигнал 0 . В результате этого ключи 7,. 8 закрыты, а ключи 9, 10 удерживают через резистор 12 требуемое значение сигна ла на входе устройства 21 до следующего момента обновления информации, Интервал времени между первым и вторым синхроимпульсами достаточно велик для формирования неискаженного переднего фронта передаваемого сигна ла. Ключи 7, 8 надежно защищены от перегрузки резистором 11 при нали чии на выходе устройства 21 сигналов питаюшего напряжения, Величина сопротивления резистора

12 достаточна для устранения перегрузок ключей выходного узла тестера.

Резистор 12 существенно больше сопротивления выхода контролируемого устройства, например, имеет величину порядка десятков килоом, а сопротивление выхода — от нескольких десятков ом до нескольких килоом.

В то же время сопротивление резистора 12 значительно меньше входного сопротивления контролируемого устройства 21.

В случае, если выходной узел работает в режиме Вход, а к выводу устройства 21 в результате каких-либо причин подключен выход микросхемы, принадлежащий устройству 21, резистор 12 защищает от токовой перегрузки эту микросхему..

Режим Выход задается сигналами 0 на входе 14 и 1 на входе 15.

Наличие на входах элементов 4 и 5 сигнала с входа 14, равного 0, приводит к появлению на их выходах сигналов 0, в результате чего ключи 7 и 8 закрыты.

Если сигнал на входе 13 равен

- 1, то при 0 " на входе 14 выхо сумматора 1 вырабатывает сигнал 1, который поступает на вход ключа 9 и через инвертор — на вход ключа 10.

В результате этого ключ 9 закрыт, ключ 10 открыт и сигнал 0 со входа 19 поступает на общий выход ключей 9 и 10.

Если сигнал на входе 13 равен 0, то при 0 на входе 14 выход сумматора 1 вырабатывает сигнал 0, закрывающий ключ 10, и открывает через инвертор б ключ 9, который пропускает сигнал 1 с входа

18 на,общий выход ключей 9 и 10.

На выходе устройства 21 ожидаемый сигнал имеет другой логический уровень, чем сигнал на общем выходе ключей 9, 10.

Резистор .12 позволяет произвести проверку выхода устройства 21 сигналом, противоположным по логическоДля первого случая тестер обнаруживает все ошибочно заданные выходы путем подачи на входы 13 всех выходных узлов, подключаемых к выходам устройства 21, сигнала 0 и сигнала 1 в двух следующих друг за другом тестовых наборах.

При этом сигналы, поступающие на входы 13 всех остальных выходных узлов, равны по логическому уровню ожидаемым сигналам с соответствуюших выводов устройства 21. В этом случае резисторы 11 и 12 отклю60 чают общие выходы ключей 7 и 8, 9 и 10 от низкоомного выхода устройства 21, и на одном из двух тестовых наборов элемент 2 обнаруживает несоответствие состояний на выходе

65 устройства 21 и входе 13, что сиг822190 налиэирует о несоответствии заданной и реальной принадлежности данного вывода устройства 21.

Для второго случая тестер обнаруживает все выводы устройства 21, которые должны быть выходами, однако ошибочно являются входами или третьими состояниями. В этом случае при заданном логическом сигнале на входе 13, на общем выходе ключей

9 и 10, вырабатывается инверсный сигнал, который передается без потерь на резисторе 12 на более высокоомный вход устройства 21 и вход элемента 2, который и фиксирует несоответствие заданной и реальной принадлежности данного вывода устройства 21. Кроме того, в этом случае проверяются и неисправности, связанные с ошибочнЫм определением выходного узла на выход при правильном определении вывода устройства 21 как входа или третьего .20 состояния.

Для третьего случая тестер для контроля логических устройств обнаруживает несоответствие заданной и реальной принадлежности т, к . .<е,как 5 и в первом случае, при сохранении неизменными сигналов, поступающих на выходы и входы 13 всех остальных выходных узлов.

В четвертом случае проверка выводов устройства 21 аналогична проверке для первого случая, при фиксации результата проверки в интервале времени между двумя синхроимпульсами, поступающими со входов

16 и 17. В этом случае из-за наличия высокого значения сопротивления резистора 12 и емкости вывода устройства 21, а также соединительной линии между ними и выходным узлом при изменении логического уровня 40 сигнала на входе 13 сигнал на выводе устройства 21 не успевает изменить свое значение.

Таким образом, за счет введения сумматора 1, инвертора 6, ключей 9 4 и 10 и резисторов 11 и 12 обеспечивается защита выходов выходного узла от токовых перегрузок и, следовательно, большая наработка и надежность работы, а также возможность использования выходного узла в более широком классе тестеров, т.е.расширение области применения и функциональных воэможностей.

Формула изобретения

Выходной узел тестера для контроля логических устройств, содержащий первый и второй ключи с объединенными выходами, первые входы которых соединены с соответствующими входами узла, а вторые входы — с выходами элемента ЗАПРЕТ и элемента И соответственно, первые входы элементов

И и ЗАПРЕТ соединены с соответствующими входами узла, вторые входы — с выходами триггера, первый и второй входы которого соединены с соответствующими входами узла, элемент сравнения, соединенный первым входом с соответствующим входом узла, вторым входом — с выводом контролируемого логического устройства, л а выходом — с выходбм узла, о т л ич а ю шийся тем, что, с целью расширения функциональных возможностей и повышения надежности,,в него введены первый и второй резисторы, третий и четвертый ключи с объединенными выходами, инвертор и сумматор, первый вход которого соединен с первым входом элемента сравнения, второй вход — с соответствующим входом узла и третьими входами элементов И и ЗАПРЕТ, а выход — с четвертыми входами элементов И и

ЗАПРЕТ, первым входом четвертого ключа и через инвертор с первым входом третьего ключа, выходы второго и третьего ключей через первый и второй резисторы соответственно подключены к выводу контролируемого логического устройства, вторые входы третьего и четвертого ключей соединены с первыми входами первого . и второго ключей соответственно.

Источники информации, принятые во внимание.при экспертизе

1. Патент США М 3849726, кл. 324-73 R, 1974.

2. Авторское свидетельство СССР

Р 651274, кл. G 01 R 31/00, 1979 (прототип).

822190

Составитель В. Дворкин

Техред М.Федорнак КорректорО. Билак

Редактор С. Тимохина

Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР. по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 1856/75

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4