Буферное запоминающее устройство

Буферное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ.Ф,/

-«,„..сl=:.г "

К АВТОУСКОМУ СВ ЕТЕЛЬСТВУ

t . (61) Дополнительное к авт. сеид-ву— (22) Заявлено 090779 (21) 2792700/18-24 (51)М. Кл

G 11 С 9/00 с присоедииеиием заявки ¹

Государственный комитет

СССР яо делам изобретений н открытий (23) Приоритет—

Опубликовано 150481. Бюллетень Н9 14

Дата опубликования описания 20.04.81 (53) УДК 681. 327 (088.8) (72) Авторы изобретения

К. Д. Гузеев, В. И. Дегтярев, A. М. Поликанов и С. И. Шпак с

1.,. .1 (t

fl с с

« (71) Заявитель (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОИСТВО..с.

Изобретение относится к запомийающим устройствам.

Известны буферные запоминающие устройства (1) и (21 .

Одно из известных устройств содержит накопительный блок, регистр адреса и блок управления, входной регистр, источник сообщения, вычислительный блок, два счетчика, две схе- 1О мы И, группу схем ИЛИ, два дешифратора и блок местного управления, состоящий из блоков местного управления записи и считывания (1).

Недостатком этого устройства явля- 15 ется низкое быстродействие.

Наиболее близким по техническому решению к предлагаемому .является бу ферное запоминающее устройство, содержащее генератор импульсов, вход- 20 ной регистр, матрицу .оперативной памяти, блок управления, две группы элементов И, элементы ИЛИ, счетчики адресов записи и считывания, дешифратор адреса и выходной регистр. P2), 25

Недостатком данного устройства яв ляется то, что в нем скорость записи и считывания в два раза ниже максимально возможной для оперативной памяти, примененной в этом устройстве, 30,что значительно снижает его быстро действие.

Цель изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что в буферное запоминающее устройство, содержащее накопитель, входной и выходной регистры, четыре группы элементов И, дешифратор, счетчики адресов записи и считывания, и группу элементов ИЛИ, причем входы входного регистра соединены с входными шинами устройства, а выходы — с первыми входами элементов И первой группы, выходы которых подключены к информационным входам накопителя, информационные выходы которого соединены,с первыми входами элементов И второй группы, выходы которых подключены ко,входам .выходного регистра, выходы которого соединены с .выходными шинами устрой ства, первые входы элементов ИЛИ третьей и четвертой групп подключены со-. ответственно к выходам счетчика адресов записи и счетчика адресов считывания, а выходы — соответственно к первым и ко вторим входам элементов

ИЛИ группы, выходы которых соединены со входами дешифратора, выходы кото,рого подключены к адресным входам на822287 копителя, введены три триггера, четыре элемента И, элемент ИЛИ, генератор одиночных импульсов, ждущий генератор импульсов и три элемента задержки, причем вход енератора одиночных импульсов подключен к выходу элемента ИЛИ, а выходы- к первому входу первого триггера и первому управлякщему входу накопителя, первые входы первого и второго элементов И .соединены с управляющими входами устройства, а выходы — соответственно с первыми входами второго и третьего триггеров, вторые входы которых подключены к выходам первого и второго элементов задержки соответственно, первый выход второго триггера соединен со вторыми входами элементов И первой и третьей групп и первым входом третьего элемента И, выход которого подключен ко входу первого элемента задержки, второй выход второго триггера соединен со вторым управляющим входом накопителя вторым входом второго элемента И, пер вым;входом элемента ИЛИ и входом счетчика адресов записи, первый выход третьего триггера подключен ко второму входу элемента ИЛИ, входу счетчика адресов считывания, .второму входу первого элемента И и третьему. управляющему входу накопителя, второй вход первого триггера соединен с выходом синхронизации накопителя и вторыми входами третьего и четвертого элементов И, выход первого триггера подключен ко входу ждущего генератора импульсов, выход которого соеди» нен с третьим входом первого элемента И и входом третьего элемента задержки, выход которого подключен к третьему входу второго элемента И.

На чертеже приведена функциональная схема предлагаемого устройства.

Устройство содержит накопитель 1, представляющий собой оперативную память, ждущий генератор 2 импульсов, первый 3, второй 4 и третий 5 триггеры, входной регистр б с входными шинами 7, первый 8 и второй 9 элементы И, первую 10 и вторую 11 группы элементов И, элемент ИЛИ 12, генератор,13 одиночных импульсов, дешифратор 14, счетчик 15 адресов записи, группу 16 элементов ИЛИ, третий 17 и яетвертый 18 элементы И, первый

19, второй 20 и третий 21 элементы задержки, третью 22 и четвертую 23 группы элементов И, счетчик 24 адресов считывания, выходной регистр 25, выходные шины 26.

Входы входного регистра 6 соединены с входными шинами 7 устройства, а выходы — с первыми входами элементов И первой группы 10, выходы которых подключены к информационным входам накопителя 1. Информационные выходы накопителя 1 соединены с первыми входами элементов И второй группы

11, выходы которых подключены ко входам выходного регистра 25, выходы которого соединены с выходными шинами 26 устройства. Первые входы элементов И третьей 22 и четвертой 23 групп подключены соответственно к выходам счетчика 15 адресов записи и счетчика 24 адресов считывания, а выходы — собтветственно к первым и ко вторым входам элементов ИЛИ группы 16, выходы которых соединены со входами дешифратора 14. Выходы дешиф о ратора 14 подключены к адресным входам накопителя 1. Вход генератора 13 одиночных импульсов подключен к выхо-. ду элемента ИЛИ 12, а выход — к первому входу первого. триггера 3 и пер15:вому управляющему входу накопителя 1.

Первые входы первого 8 и второго 9 элементов И соединены с управляющими входами устройства, а выходы — соответственно с первыми входами второго

2О 4 и третьего 5 триггеров,.вторые вхо- ды которых подключены к выходам первого 19 и второго 20 элементов задержки соответственно. Первый выход второго триггера 4 соединен со вторыми входами элементов И первой 10 и третьей 22.групп и первым входом третьего элемента И 17, выход которого подключен ко входу первого элемента 19 задержки. Второй выход второго,триггера 4 соединен со вторым управляющим входом накопителя 1, вторым входом второго элемента И 9, первым входом элемента ИЛИ 12.и входом счетчика 15 адресов записи. Первый выход третьего триггера 5 подключен ко вторым входам элементов И второй 11 и четвертой 23 групп и первому входу четвертого элемента И 18, выход которого соединен со входом второго элемента 20 задерж™ ки. Второй выход третьего триггера 5

® подключен .ко второму входу элемента

ИЛИ 12, входу счетчика 24 адресов считывания, второму входу первого элемента И 8, и третьему управляюще-. му входу накопителя 1. Второй вход

45 первого триггера 3 соединен с выходом синхронизации накопителя 1 и вторыми входами третьего 17 и четвертого 18 элементов И. Выход первого триггера

3 подключен ко входу ждущего генератора 2 импульсов, выход которого соединен с третьим входом первого элемента H 8 и входом третьего элемента 21 задержки, выход которого подключен к третьему входу второго элемента И 9.

Устройство работает следующим образом

Запись информации в буферное запоминающее устройство и считывание из него выполняются асинхронно по сигналам "ЗАПИСЬ" и "СЧИТЫВАНИЕ", поступающим по управляющим входам соответственно на первые входы первого 8 и второго 9 элементов И. При отсутствии сигналов "ЗАПИСЬ" и "СЧИТЫВА65 НИЕ" первый триггер 3 находится в со822287

О

Формула изобретения стоянии "1", при этом ждущий генератор 2 импульсов формирует импульсы с частотой следования, превышающей максимальную частоту обращения, обеспечиваемую выбранньм типом оперативной памяти, примененной в накопителе

1. Информация, поступающая по входным шинам 7, записывается во входной регистр 6. Синхронно с информацией

:поступает сигнал "ЗАПИСЬ". Первый импульс, сформированный ждущим генератором 2 импульсов после поступления сигнала "ЗАПИСЬ", проходит через пер вый элемент И 8 и устанавливает второй триггер 4, в состоянии "1".".Сигналом с единичного выхода второго триггера 4 открываются элементы И .первой 10 и третьей 22 групп.

Одновременно сигнал с нулевого выхода триггера 4 проходит через элемент ИЛИ 12 на вход генератора 13 одиночных импульсов, который формирует импульс обращения к накопителю 1, по которому осуществляется запись входной информации в накопитель 1.

При этом информация записывается по

:адресу, который формируется в дешифраторе 14 по коду счетчика 15 адресов записи, поступающему на входы дешифратора 14 через третью -группу элементов И 22 и группу элементов

ИЛИ 16.

На время обращения к накопителю

1, ждущий генератор импульсов 2 прекращает формирование импульсов, т. к. на его вход поступает запрещающий потенциал с выхода первого триггера 3.

С нулевого выхода второго триггера

4 запрещающий потенциал поступает на вход второго элемента И 9, закрывая цепь прохождения через него импульса, с выхода ждущего генератора 2 импульсов, задержанного при помощи третьей линии задержки 21 и третий триггер

5 остается в нулевом состоянии.

По окончании записи в накопителе

1 формируется импульс исполнения, который проходит через третий элемент И 17, первую линию задержки 19 и устанавливает второй триггер 4 в

"0". Одновременно импульсом исполнения первый триггер 3 устанавливается в "1", и ждущий генератор 2 импульсов начинает формировать импульсы, При поступлении сигнала "СЧИТЫВАНИЕ" на первый вход второго элемента

И 9 импульсом с его выхода третий триггер 5 устанавливается в "1", открываются элементы И второй 11 и четвертый 23 групп, и код с выхода счетчика 24 адресов считывания проходит через четвертую группу элементов И 23 и группу 16 элементов ИЛИ на вход дешифратора 14. Одновременно при по мощи элементов ИЛИ 12 и генератора 13 одиночных импульсов формируется импульс обращения к накопителю 1, по которому производится считывание информации. Считанная инфор ация проходит через вторую группу элементов И

1 и записывается в выходной регистр 25

Импульс исполнения проходит через четвертый элемент И 18, третью линию задержки 20 и устанавливает третий триггер 5 в "0", подготавливая устройство к выполнению следующей операции. технико-экономическое преимущество предлагаемого устройства заключается в его значительно более высоком, но сравнению с известным быстродейст-. вии ..

Буферное запоминающее устройство, 15 содержащее накопитель, входной и выходной регистры, четыре группы элементов И, дешифратор, счетчики адресов записи и считывания, и группу элементов ИЛИ, причем входы входного щ регистра соединены с выходными шинами устройства, а выходы — с первыми входами элементов И первой группы, выходы которых подключены к информационным входам накопителя, ин@ормаци2 онные выходы которого соединены с первыми входами элементов И второй группы, выходы которых подключены ко входам выходного регистра, выходы которого соединены с выходными шинами устройства, первые входы элементов

И третьей и четвертой .групп подключены соответственно к выходам счетчика. адресов записи и счетчика адресов считывания, а выходы — соответственно к первым и ко вторым входам элеменM тов ИЛИ группы, выходы которых соединены со входами дешифратора, выходы которого подключены к адресным входам накопителя, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродей40 ствия устройства, оно содержит три триггера, четыре элемента И, элемент

ИЛИ, генератор одиночных импульсов, ждущий генератор импульсов и три элемента задержки, причем вход генерато4 ра одиночных импульсов подключен к выходу элемента ИЛИ, а выходы - к первому входу первого триггера и первому управляющему входу накопителя, первые входы первого и второго элементов И соединены с управляющими

50 входами устройства, а выходы — соответственно с первыми входами второго и третьего триггеров, вторые входы которых подключены к .выходам первого и второго элементов задержки соответ55 ственно, первый выход второго триггера соединен со вторыми входами элементов И первой и третьей групп и первым входом третьего элемента И, выход которого подключен ко входу первого элемента задержки, второй выход второго триггера соединен со вторым управляющим входом накопителя, вторым входом второго элемента И, первым входом элемента ИЛИ и входом счетчика адресов записи, первый вы822287

Составитель Т. Зайцева

Редактор А. Наурсков Техред Л.Пекарь Корректор Е. Рошко

Тираж 645 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий.

113035, Москва, .Ж-35, Раушская наб., д. 4/5

Заказ 1883/79

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 ход третьего триггера подключен ко второму входу элемента ИЛИ, входу счетчика адресов считывания, второму входу первого элемента И и третьему управляющему входу накопителя, второй вход первого триггера соединен с выходом синхронизации накопителя и вторыми входами третьего и четвертого элементов И, выход первого триггера подключен ко входу ждущего генератора импульсов, выход которого соеФ динен с третьим входом первого элемента И и входом третьего элемента. задержки, выход которого.подключен к третьему входу второго элемента И °

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 378832, кл. G 06 F 3/04, 1970.

2. Авторское свидетельство СССР

Р 515154, кл. G 11 С 9/00, 1974 (прототип).