Преобразователь двоично-десятичной дроби в двоичную дробь

Преобразователь двоично-десятичной дроби в двоичную дробь

Иллюстрации

Показать все

Реферат

 

Союз Советскик

Сециапистическмк

Респубпик

ОП ИСАНИ Е

ИЗОБРЕТЕН Ия . К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

««826335 (51) Дополнительное к авт. свнд-Ву (22) Закалено 06. 07. 79(21) 2818807/18-24 (о1)М. Кл. с присоединением заявки М

G 06 F 5/02

Ьвударствввиьй квюитвт

СССР ао авлан взвврвтвиий в втврытвй (23) Приоритет

Опубликовано 30.04. 81 Бюллетень J% 16

Дата опубликования описания 04 . 05 . 81 (53) УДK 681.325 (088. 8) (72) А втор изобретения (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОЙ ДРОБИ

В ДВОИЧНУЮ ДРОБЬ

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении двоично-десятичных преобразователей.

Известен преобразователь двоичнодесятичного кода в двоичный код, содержащий регистр числа, блок управле-. ния, переключатель эквивалентов, рас" пределитель импульсов, блок памяти, формирователь двоичного эквивалента

10 тетрады, регистр сдвига н двоичный сумматор (1 ).

Недостаток этого устройства состоит в том, что оно преобразует либо смешанные, либо дробные числа и не

IS преобразует десятичные числа с отрицательным порядком.

Наиболее близким к предлагаемому по технической сущности и схемному решению является преобразователь дво" ичко-десятичной дроби в двоичную дроб, содержащий первый, второй и третий регистры, накапливающий сумматор, первую, вторую и третью группу

2 элементов И, блок памяти, блок управления, счетчик, первый и второй дешифраторы, причем информационный вход десятичного разряда преобразователя соединен с информационным входом первого регистра, выход которого соединен с информационным входом блока управления, первый, второй и третий тактовые выходы которого соединены соответственно с тактовым входом первого регистра, с первым и вторым тактовыми входами накапливающего сумматора,выход управления умножением блока управления соединен с первыми входами элементов И первой, второй и третьей групп, вторые входы которых соединены с выходом мантиссы блока памяти, а выходы соединены соответственно с входами прямого кода, входами сдвинутого прямого 1сода и входами дополни" тельного кода накапливающего сумматора, выходы которого являются выходами мантиссы преобразователя, выход порядка блока памяти соединен с входом

6335 4

3 82 второго регистра, выходы которого являются выходами порядка преобразователя, входы порядка и знаки порядка преобразователя соединены с входами первого дешифратора и третьего регистра соответственно, входы управ" ляющего сигнала пуска преобразователя, вход синхроимпульса преобразователя и вход признака мантиссы соедины соответственно с первым, вторым и третьим входами блока управления, первый тактовый выход которого соединен с третьими входами первой, вто-, рой и третьей групп элементов И, вы- ход номера десятичного разряда блока управления соединен с информационным, входом счетчика, четвертый тактовый выход блока управления соединен с так товым входом второго дешифратора, входы первой группы разрядов адреса которого соединены с выходом счетчика а выход второго дешифратора соединен со входом блока памяти, выход третьего регистра является выходом знака порядка преобразователя, третий такто вый выход блока управления соединен с тактовым входом счетчика (2 1.

Недостаток этого преобразователя состоит в относительно низком быстро действии, связанном .с наличием двух этапов преобразования, на втором из которых при учете порядка десятичного числа производится умножение полноразрядных чисел.

Цель изобретения — повышение быстродействия преобразователя.

Поставленная цель достигается тем, что в преобразователь двоично-десятичной дроби в двоичную дробь, содержащий первый, второй и третий регистры, накапливающий сумматор, первую, вторую и третью группу элементов И, блок памяти, блок управления, счетчик, первый и второй дешифраторы, причем информационный вход десятичного разряда преобразователя соединен с информационным входом первого регистра, выход которого соединен с информационным. входом блока управления, первый, второй и третий тактовые выходы ко-,. торого соединены соответственно с тактовым входом первого регистра, с первым и вторым тактовыми входами накапливающего сумматора, выход управления умножением блока управления соединен с первыми входами элементов И, первой, второй и третьей группы, вторые входы которых соединены с выходом

45 мантиссы, блока памяти, а выходы соединены соответственно с входами прямого кода, входами сдвинутого прямого кода и входами дополнительного кода накапливающего сумматора, выходы которого являются выходами мантиссы преобразователя, выход порядка блока памяти соединен с входом второго регистра, выходы которого являются выходами порядка преобразователя, входы порядка и знака порядка преобразователя соединены с входами первого дешифратора и третьего регистра соответственно, входы управляющего сигнала пуска преобразователя, вход синхроимпульса преобразователя и вход признака мантиссы преобразователя соединены соответственно с первым, вторым и третьим входами блока управления, первый тактовый выход которого соединен с третьими входами элементов И первой,,второй и третьей групп, выход номера десятичного разряда блока управления соединен с информационным входом счетчика, четвертый тактовый выход блока управления соединен с тактовым входом второго дешифратора, входы первой группы разрядов адреса которого соединены с выходом счетчика, а выход второго дешифратора соединен со входом блока памяти, первый выход третьего регистра является выходом знака порядка преобразователя, третий тактовый выход блока управления соединен с тактовым входом счетчика, в него включен четвертый регистр, вход которого соединен с выходом первого дешифратора, а выход — с входами второй группы разрядов адреса второго дешифратора, входы третьей группы разрядов адреса которого соединены со вторым выходом третьего регистра, управляющий вход первого дешифратора соединен с выходом опроса порядка блока управления..1

А также тем, что в преобразователе двоично-десятичной дроби в двоичную дробь блок управления содержит генератор импульсов, дешифратор, регистр, делитель частоты, формирователь импульсов, элемент памяти и элемент И, причем вход генератора импульсов является первым входом блока управления, первый вход элемента И является вторым входом блока управления, второй вход элемента И соединен с нулевым выходом элемента памяти, а выход элемента И соединен с разрешаю5 8263 щим входом формирователя импульсов, первый и второй тактовые входы которого соединены с первым и вторым выходами генератора импульсов, являют-. ся первым и четвертым тактовыми выхо5 дами блока управления и соединены с входом делителя частоты и первым входом дешифратора соответственно, второй вход которого является информационным входом блока управления, третий вход соединен с единичным выходом элемента. памяти и является выходом номера десятичного разряда блока управления, а выход дешифратора соединен со входом регистра, вы- 1 ход которого является выходом управления умножением блока управления, первый и второй выходы делителя частоты являются вторым и третьим тактовыми выходами блока управления, причем второй выход делителя частоты соединен со входом установки в ноль элемента памяти, вход установки единицы которого является третьим входом блока управления, выход формировате- рз ля импульсов является выходом опроса порядка блока управления.

Ка фиг. I- приведена блок-схема

;преобразователя; на фиг. 2 — таблица хранимых в блоке памяти эквивалентов що десятичных чисел; на фиг. 3 — пример преобразования числа 0,999999 10".

Предлагаемый преобразователь содержит информационный вход 1, регистр 2, дешифратор 3, регистр 4, группы элементов И 5-7., накапливающий сумматор 8, выходы 9 мантиссы, вход 10 управляющего сигнала пуска, генератор 11 импульсов, формирователь

12 импульсов, делитель 13 частоты, Фр вход 14 знака порядка, регистр 15, выход 16 знака порядка преобразовате- ля, вход 17 признака мантиссы, элемент 18 памяти, счетчик 19, вход 20 спнхроимпульса, элемент И 21, блок 22 45 памяти, регистр 23, выходы 24 порядка, вход 25 порядка, дешифратор 26, регистр 27, дешифратор 28, блок 29 управления.

Информационный вход 1 служит для подачи очередной тетрады преобразуемой двоично-десятичной дроби и соединен с информационным входом первого регистра 2, выход которого соединен с информационным входом первого дешифратора 3. Выход первого дешифратора 3 соединен со вторым регистром 4, хранящим результат анализа пары раз35 6 рядов преобразуемой теграды, Выход

Р второго регистра 4 соединен с информационньп4и входами первой, второй и третьей групп элементов И 5-7 для передачи множимого прямым кодом, пря,мым кодом со сдвигом влев.. на один разряд, дополнительным кодом. Выходы первой, второй и третьей групп элементов И 5-7 соединены соответственно с первыми, вторыми и третьими вхо" дами накапливающего сумматора 8, выходы которого являются первыми выхода ми 9 преобразователя, служащими для выдачи двоичной мантиссы. Вход 10 служит для передачи пуска и соединен с генератором ll импульсов, вырабатывающим две тактирующие серии COO и С05, сдвинутые одна относительно другой на полтакта. Первый выход генератора 11 (серия СОО) соединен с управляющим входом первого дешифратора 3, с первым управляющим входом формирователя 12, второй управляющий вход которого соединен со вторым выходом генератора 11, а также с управляющим входом первого регистра 2, управляющими входами первой, второй и третьей групп элементов И 5-7, и входом делителя 13 частоты на два.

Вход 14 служит для подачи знака деся" тичного порядка и соединен с регистром 15, выход которого является вторым выходом 16 преобразователя. Вход

17 служит для подачи признака преобразования и соединен с первым входом элемента 18 памяти, второй вход кото-, рого соединен с выходом делителя 13, первым тактовым входом накапливающего сумматора 8 для сдвига его содержимого на две позиции в сторону младших разрядов и тактовым входам счетчика 19, второй вход которого соединен единичным выходом элемента 18 памяти и вторым входом дешифратора 3. Вход 20 служит для подачи синхроимпульса на элемент И 21, второй вход которого соединен с нулевым выходом элемента 18 памяти. Выход элемента И 21 соединен с разрешающим входом формирователя 12 °

Второй выход делителя 13 частоты соединен со вторым тактовым входом на- капливающего сумматора 8 для сдвига его содержимого на две позиции в сторону старших разрядов. Первые выходы блока 22 памяти соединены с информационными входами первой, второй и третьей групп элементов И 5-7. Вторые выходы блока 22 памяти соединены с информационными входами регистра 23, 35

30 (2)

7 8263 выходы которого являются выходами 24 . порядка преобразователя. Вход 25 соединен с информационным входом дешифратора 26, управляющий вход которого соединен с выходом формировате5 ля 12 ° Выход дешифратора 26 соединен с регистром 27, выход которого соединен с информационным входом дешифратора, другие входы которого соединены соответственно с выходом регистра 15, входом формирователя 12 и выходом счетчика 19 адреса. Выход дешифратора 28 соединен с входом блока 22 памяти. Элементы 3, 4, 11 — 13, 18 и 21 входят в состав блока управления 29 (см, фиг. 1).

Любое число в двоично-десятичной системе счисления можно представить в форме с плавающей запятой как

А 1 10 Р (1) 20 где а — м . йтисса преобразуемого де" сятичйого числа, определяемая соотношением 1=5 с! „= ZT.101 ° р . — десятичный порядок;

10 основание десятичной системы счисления в соответствующей степени.

Выражение (1) можно представить в развернутом виде

А =Т 40 !О Т !С! .1P +„,++T, 1О" " l++

+Т.10 1О .1

Сложив степени с одинаковым основанием, получим следующее выражение

=T !О +Т 10 +". .Т 10 +40

2-10 2 ""1

+!1 <О (Ъ) Выражение (3) в двоичной системе счис-4 ления имеет следующий вид

Из выражения (4) следует, что процесс преобразования двоично-десятичного числа с плавающей запятой заключается в суммировании приведенных дво - ичных эквивалентов тетрад и присвоении результату двоичного порядка.

Приведенные двоичные эквиваленты тетрад получаются путем умножения преобразуемой тетрады на соответствующий приведенный двоичный эквивалент разряда, считываемый из блока памяти.

Предлагаемый преобразователь реализует выражение (4) в следующей последовательности. По входу 10 на генератор II импульсов поступает сигнал

"Пуск", который вырабатывает две такт тирующих серии СОО и С05, сдвинутых одна относительно другой на полтакта.

Затем по входу 14 поступает знак десятичного порядка. Одновременно по входу 20 на элемент И 21 поступает синхроимпульс, разрешающий пуск формирователя 12. При этом знак десятичного порядка записывается на третий регистр 15. Вслед за этим по входу 25 поступает десятичный порядок в двоичном коде. Одновременно запускается формирователь 12, вырабатывающий тактирующие импульсы и по первому из них производится расшифровка десятичного порядка на дешифраторе 26. Расшифрованный десятичный порядок с дешифратора 26 поступает на регистр 27. 3атем по входу 17 поступает признак преобразования, который устанавливает элемент 21 памяти в единичное состояние, одновременно с записью старшей тетрады с первого входа 1 на регистр 2 по первому импульсу (С05 1) серии С05, поступающей со второго выхода генератора 11. При этом нулевое состояние счетчика !9 соответствует адресу двоичного эквивалента старшей тетрады в массиве. Затем по первому импульсу (СОО!) серии СОО деА, = ЕТ. (10 ) 2™2

50 где (qp / в — прнведеннндг двоичный эквивалент Э0„", !

11 - двоичный порядок, определяемый соотношением

55 е шифратор 3 производит анализ младшей пары разрядов содержимого регистра 2.

Состояние дешифратора 3 записывается на регистр 4. Одновременно производится чтение блока 22 памяти по адресу, устанавливаемому дешифратором 28.

При этом адрес массива. определяется содержимым регистров 15 и 27, а адрес двоичного эквивалента в массиве определяет счетчик адреса 19. По второму импульсу (C052) серии С05 производится суммирование содержимого сумматора 8 с первым частичным произве6335 10 ичному эквиваленту, смещенному на !1 позиций в сторону старших или младших разрядов.

На фиг. 2 представлены три массива приведенных двоичных эквивалентов (по восеиь в каждом массиве для р =+I; 0;

-I). Колонки I-4 указывают соответственно номер выбираемого массива, десятичный порядок, условное обозначение и значение приведенных двоичных эквивалентов соответственно. Следует отМетить, что каждый из приведенных эквивалентов первого и третьего масси» вов получается из приведенных двоичных эквивалентов второго массива

Э (j-4) = Э ) 2 4

3 э (1>- э .2 соответственно, необходимый двоичный порядок указывает колонка 5. При этом необходимый массив выбирается в соответствии с содержимым регистров !5 и 27.

На фиг. 3 представлен пример преобразования числа 0,999999 10 . Преобразование осуществляется за 6 циклов по шесть тактов каждый, где приняты следующие обозначения: Л2, ПР2 — сдвиг либо в сторону старших, либо в сторону младших разрядов соЗр держимого сумматоРа 8, F<<, F1 2- частичные произведения от умножения соответствующего двоичного эквивалента на младшую и старшую пары разрядов преобразуемой тетрады, См — операция

33 суммирования.

Процесс преобразования в известном преобразователе осуществляется в два этапа. Причем на первои этапе производится суммирование произведений преобразуемых тетрад на соответствующие ии двоичные эквиваленты. На втором этапе вычисленная сумма умножается на считываемый из блока памяти двоичный эквивалент, однозначно определяемый по величине и знаку десятичного порядка. На этом этапе требуется умножение полноразрядных чисел.

- В предлагаемом устройстве умножения полноразрядных чисел производить

v не нужно, так как блок 22 памяти хранит приведенные двоичные эквиваленты вида 10- . 2

Поэтому выигрыш в быстродействии равен времени, затрачиваемому на умножение двух.п разрядных чисел.

Формула изобретения

9 82 дением. При этом в зависимости от состояния регистра 4 одна иэ групп элементов И 5-7 передает, информацию либо прямым кодом, либо прямым кодом со !"двигом на одну позицию в сторону старших рязрядов, либо дополнительным кодом. Одновременно производится сдвиг в сторону младших разрядов регистра 2 на две позиции. По второму импульсу (С002) серии СОО дешифратор 3 производит анализ старшей пары разрядов регистра 2. При этом каждое состояние дешифратора 3 запоминает регистр 4

Одновременно производится сдвиг со держимого сумматора 8 на две позиции в сторону младших разрядов и чтение блока 22 памяти по тому же адресу.

По третьему импульсу (C053) серии

С05 накапливающий сумматор 8 производит суммирование первого и второго частичных произведений. Одновременно счетик 19 адреса изменяет свое состояние на единицу. При этом устанавливается адрес следующего двоичного эквивалента в массиве. На этом цикл преобразования одной тетрады заканчивается.

Затем поступают последующие тетрады двоично-десятичного числа. При этом описанный процесс чтения соответствующего приведенного двоичного эквивалента из блока 22 памяти и умножения на тетраду ничем не отличается от описанного и повторяется еще (j-1) раз. Преобразованная мантисса снимается с выходом двоичного сумматора 8, а съем величины н знака двоичного порядка производится с третьего .и четвертого регистров 15 и 23. Описанное выше поясняет следующая микропрограмма.

C05I:Ðð l: Ò..

C00I: Анализ РР1, Чтение БП, См8: = См 8Л2

C052: См81: = См80 + F )

Рв! PI Illa

C002:См82=См81

Анализ Рр1, Чтение БП 22

С053:См83:=См82+ Р

Рр 1: Р> IÏð 2

+1 СЧА )9: = CrAI 9+1

Следует отметить, что блок 22 памяти содержит 2р+1 массив по j приведенных двоичных эквивалентов в каж- 5 дом массиве (на десятичный разряд по одному) . Причеи каждый (j+I)-й приведенный двоичный эквивалент р-го массива равен j-му приведенному дво1. Преобразователь двоично-десятичной дроби в двоичную дробь, содер;, 1 82633 жащий первый, второй и третий регист1 ры, накапливающий сумматор, первую, вторую и третью группу элементов И, блок памяти, блок управления, счетчик, первый и второй дешифраторы, причем

5 информационный вход десятичного разряда преобразователя соединен с информационным входом первого регистра, выход которого соединен с информационным входом блока управления, первый, второй и третий тактовые выходы которого соецинены соответственно с тактовым вхоцом первого регистра, с первым и вторым тактовыми входами; накапливающего сумматора, выход уп 15 равления умножением блока управления соединен с первыми входами элементов И первой, второй и третьей групп, вторые входы которых соединены с выходом мантиссы блока памяти, а вы- 20 ходы соединены соответственно с входами прямого кода, входами сдвинутого прямого кода и входами дополнительного кода накапливающего сумматора, выходы которого являются вы- 25 ходами мантиссы преобразователя, выход порядка блока памяти соединен с входом второго регистра выходы которога являются выходамя порядка преобразователя, Входы порядка и знака порядка n*.;-.: áðàçîâàòecÿ соединены с

«ходами первого дешифратора и трет.ьего регистра соответственно, входы упр вляющего сигнала пуска преобразователя, вход синхроимпульса преобразователя и вход признака мантиссы преобразователя соединены соОтветственно с первым, вторым и третьим входами блока управления, первый тактовый выход которого соединен с третьими

55 входами элементов И первой, второй и третьей групп. выход номера десятичного разряда блока управления соединен с информационн-м входом счетчика, четвертый тактовый выход бло::а управления соединен с тактовым входом второго дешифратора,,входы первой группы разрядов адреса которого соединены с выходом счетчика, а выход второго дешифратора соединен со входом блока памяти, первый выход третьего регистра является выходом знака порядка преобразователя, третий тактовый выход блока управления соединен с тактовым входом счетчика, о т л и ч а ющ и Й :. я :;.ем, что, с целью повышения

5 быстродействия, в него включен четвертый регистр, вход которогс соединен с выходом первого дешифратора, а выход — с входами второй группы разрядов адреса, второго дешифратора, входы третьей группы разрядов адреса которого соединены со вторым выходом третьего регистра, управляющий вход первого дешифратора соединен с выходом опроса порядка блока управления.

2. Цреобразователь по п. 1, о тл и ч а ю шийся тем, что, в нем блок управления содержит генератор импульсов, дешифратор, регистр, делитель частоты, формирователь импульсов, элемент памяти и элемент И, причем вход генератора импульсов является первым входом блока управления, первый вход элемента И является вторым входом блока управления, второй вход элемента И соединен с нулевым выходом элемента памяти, а выход,элемента И соединен с разрешающим входом формирователя импульсов, первый и второй тактовые входы которого соединены с первым и вторым выходами генератора импульсов, являются первым и четвертым тактовыми выходами блока управления и соединены с входом делителя частоты и первым входом дешифратора соответственно, второй вход которого является информационным входом блока управления, третий вход соединен с единичным выходом элемента памяти и является выходом номера десятичного разряда блока управления, а выход дешиФратора соединен со входом регистра. выход которого является выходом управления умножением блока управления, первый и второй выходы делителя частоты являются вторым и третьим тактовыми выходами блока управления, причем второй выход делителя частоты соединен со входом установки в ноль элемента памяти, вход установки единицы которого является третьим входом блока управления, выход формирователя импульсов является выходом опроса порядка блока управления.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 473179, кл.G 06 F 5/02, 1970.

2. Авторское свидетельство СССР по заявке Ф 2649587/IS-24Ä кл. G Об F 5/02, 1978.

826335

QuH88 фаКЛ D><><<

Лг

Составитель M. Аршавский

Редактор С. Шевченко ТехредА.Бабинец Корректор Г. Решетник

Заказ 25!б 70 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35 Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

42+

F01

См дарг .„

Ебг и г, F5f

См пр2 Вг г+ 1

См

Ррг „

Е42

См

Лг

ЕЛ

См пл2

F 12

Ег1

См

lips

Е22

См

12

Е11

См

Прг

F12

См. зазря А/

1 и, r 2 5 4 5 6 7 В 910 1112 1д 14 1б 1б 17 /lfg 20zf о и ооопоопопопо о а а о оаа0 а

do a 00ggoga0goo0 o a o 0 o t 0 0 пп 0000000000аооаа О а а 10 о

ПО П ООО00000О000000 а а о а 1 оаоо ODOO000000000OD f OOD а о аоа аоааао а а и и 00 000DDD DDOD 0100100

0 0 0 0 OOOO00O0O000O f 1 0 f 00 д и и и О 00 и 0000000001 О 1 1 000

ПО g О 0000000000000001011 О

ga о о поопаоааоааао 11о100a

По 0000000000000 0 11 f 11.1 0

QO0О0 О ИО 1 r 1 r r про о оogoogaooo f Ооooor1 пп ппп 0000000000f aooaooar oo пп О о о 000000000010 Ооо О о О 1

QOQ O 0 ОООО ОOО0 10000011 00О поппи aoogoo0 о r 010007 1 пп 7

ggO00aOOO0Or O 1OOOrr ОО1OD пппппооооаоfo 1 и по 77 v 7 010

a0g0o 0000010 f и о 0110 f 111 и

a00000o00000f î f 0 D 0 11 0 r 1

0000000000 f 0t 0007 r f f 0 r о О и а 000 0000110 0 f о01 0 f

gaO00OO1r 00 f100101 01 1 DO

go0oDoo1r 0017 00110 0 f 1 00

000000 frog f roof 01 11 1 0 Од

oogaooogr r 00 rr О or пrr 11 а оооооо 1r oo «oo 11 0 О 11 а о о аааа11 1 11 r 7111 a o

000gf11117111ffrr01 f ООО

0001оооа oоооооаоаоа аоао

QO0 f r 11 П П О Оаапо П r 0 1 1 0 0 О

Qg0oofr 1rrr r1rr77r1 о 110 по1оаоаа ааааооаооаоо аао

D0f00f fr 111171177 71 а r f О

0100111 f fr frff177101 fпт=+Ф u . S