Цифровое вычислительное устройство

Цифровое вычислительное устройство

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Соцналнстмческ их

Реслублмк (1826359 (6I) Дополнительное к авт. свид-ву— (22) Заявлено 30.08.79 (21) 2812604/18-24 с присоединением заявки №вЂ” (23) Приоритет— (51) М. Кл.з

G 06 F 15/20

Гее1дерстеелнмк KoMHTQT (53) УДК 681.325..6 (088.8) Опубликовано 30.04.81. Бюллетень №! 6 лв делам лзебретелнй и еткрмтий

Дата опубликования описания 30.04.81 (72) Авторы изобретения

А. А. Авдюхин, В. Г. Колосов и С. А. Сморо

1.

Ф;: ,Ленинградский ордена, Ленина политехнически инст1тут " "- " -". им. М. И. Калинина

/ (71). Заявитель (54) ЦИФРОВОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных устройств, например для управления технологическим оборудованием.

Известно устройство, допускающее обработку слов переменной длины, которое позволяет работать со словами переменной длины, кратной длине слога (1).

Недостатком этого устройства является невозможность логической обработки слов переменной длины непосредственно в ячейках накопителя.

Наиболее близким к предлагаемому техническим решением является устройство для параллельного суммирования двух чисел, выполненное на оперативной памяти с линейной выборкой и содержащее логический блок, блок циклического сдвига кодов, блок управления, контрольные импульсные формирователи тока, реверсивные ключи, входы которых подсоединены к выходам блока управления, а выходы соединены с адресными шинами оперативной памяти, вход одного из контрольных импульсных формирователей тока подключен к объединенным выходам всех усилителей чтения, а вход второ2 го контрольного импульсного формирователя тока подсоединен к выходу усилителя чтения старшего разряда, выход каждого усилителя чтения соединен через диод со входом каждого предыдущего ключа регистра регенерации блока циклического сдвига, кодов, кроме того, выход каждого усилителя чтения через блок задержки и диод соединен с дополнительным входом считывания ключа регистра регенерации следующего старшего разряда и с дополнительной шиной импульсного питания, а выход каждого ключа регистра регенерации подключен к дополнительным выходам считывания ключа следующего старшего разряда.

Данное устройство позволяет осуществлять логическую обработку слов непосредственно в ячейках накопителя. Выходные сигналы накопителя усиливаются усилителями считывания, выходы которых соединяются с регистром регенерации либо без сдвига, либо со сдвигом на один разряд.

Блок управления вырабатывает последовательность управляющих сигналов, которая определяется кодом операции, поступающим со вторых выходов регистра команды. Эта последовательность изменяется в зависимо826359

Поставленная цель достигается тем, что устройство, содержащее два блока оперативной памяти, две группы усилителей считывания, информационными входами соединенных с выходами соответствующих блоков оперативной памяти, регистр регенерации, две группы элементов И, регистр адреса, регистр команд, дешифратор адреса, дешифратор микрокоманд, входы регистра команд соединены с выходами элементов И первой группы, первый выход регистра команд соединен со входом регистра адреса, второй выход — с первым входом дешифратора микрокоманд, второй вход которого соединен с группой выходов элементов И второй группы, первый выход регистра адреса через дешифратор адреса соединен с адресными входами первого и второго блоков оперативной памяти, соответствующие выходы дешифратора микрокоманд соединены со входами считывания-записи первого и второго блоков оперативной памяти, с управляющими входами элементов И первой группы и регистра регенерации, содер.жит два шифратора, группу элементов ИЛИ, два дешифратора, сумматор, коммутатор, информационными входами соединенный с информационными входами усилителей считывания первой группы, а выходами — с первыми входами элементов И второй группы и регистра регенерации, а также с информационными входами элементов И первой группы, выходы усилителей считывания

55 сти от значения служебных разрядов считываемого из накопителя слова, в частности, от знакового разряда.

Для уплотнения информации в накопителе возможно расположение нескольких слов в одной ячейке. Такая структура позволяет осуществлять выборку этой информации и расположение ее в определенных, например младших разрядах второй группы ячеек накопителя за несколько циклов обращения к накопителю путем сдвигов на необходимое число разрядов вправо 12).

Однако для выполнения логических и арифметических операций над словами переменной длины в такой структуре необходимо иметь набор констант, с помощью которых производится выделение из содержимого выбранной ячейки информации, находящейся в пределах заданного формата.

Эти же константы необходимы для организации циклического переноса при выполнении операции сложения над числами произвольных знаков. Это приводит к значительному увеличению времени выполнения логических и арифметических операций над словами переменной длины, что делает описанную структуру неэффективной при обработке слов переменной длины.

Цель изобретения — повышение производительности устройства за счет увеличения быстродействия при обработке слов переменной длины.

to

4 второй группы соединены с первым входом сумматора, второй вход которого соединен со вторым информационным входом регистра регенерации и со вторым выходом регистра адреса, управляющие входы усилителей считывания первой группы соединены с выходами соответствующих элементов ИЛИ группы, первые входы которых соединены с соответствующими выходами первого шифратора, а вторые — с соответствующими выходами второго шифратора, одноименные информационные входы первого и второго шифраторов соединены между собой, со вторыми входами соответствующих элементов И второй группы и с соответствующими выхода ми первого дешифратора, вход которого соединен с третьим выходом регистра команд и с третьим входом дешифратора микрокоманд, выход сумматора через второй дешифратор соединен с управляющими входами коммутатора.

На чертеже представлена блок-схема устройства.

Устройство содержит первый и второй блоки 1 и 2 оперативной памяти, первую и вторую группы усилителей 3 и 4 считывания, регистр 5 регенерации, первую и вторую группы элементов И б и 7, регистр 8 команд, первый и второй шифраторы 9 и 10, первый и второй дешифраторы 11 и 12, группу элементов ИЛИ 13, сумматор 14, коммутатор

15, регистр 16 адреса, дешифратор 17 адреса, дешифратор 18 микрокоманд.

Назовем первый блок оперативной, памяти храняшей частью накопителя (ХЧН), а второй блок оперативной памяти — функциональной частью накопителя (ФЧН) .

Блоки оперативной памяти и группы усилителей считывания имеют разрядность km+C, где k — максимальное число слогов, которое можно разместить в одной ячейке блока оперативной памяти, m — разрядность одного слога, а 1 > log+ — разрядность той ячейки блока оперативной памяти, которая предназначена для хранения информации о расположении группы из k слогов относительно младшего разряда ячейки. Таким образом, усилители считывания первой группы представляют собой k групп по m усилителей, а усилители считывания второй группы — группу из 1 усилителей. На чертеже изображена схема для k = 4.

Коммутатор 15 предназначен для передачи поступающего на его входы кода с циклическим сдвигом на jm разрядов, где

j = 0,1,..., (k — 1), под управлением сигналов с выхода дешифратора 11.

Для организация в микропрограммах условных переходов в зависимости от значений служебных разрядов считываемого из блоков оперативной памяти слова устройство содержит вторую группу элементов И 7. Первые входы элементов И 7 подключены к тем выходам блока коммутатора 15, которые соответствуют разрядам, от

826359

5О

4О

50

5 значения которых зависит выборка очередной микрокоманды. В данном устройстве в качестве таких разрядов выступают те разряды, в которых может располагаться знак считываемого из блоков оперативной памяти числа. Такими разрядами являются старшие разряды каждого из k слогов. (Предполагается, что слова могут иметь дли, ну 1, 2, ..., k слогов).

Третий выход регистра 8 команд соответствует тем разрядам команды, в которых содержится информация о длине операнда. Шифраторы 9 и 10 отличаются тем, что первый из них обеспечивает работу только тех усилителей 3 считывания, которые находятся в пределах длины слова, заданного кодом с третьего выхода регистра 8 команд. Шифратор 10 обеспечивает работу усилителей тех разрядов, которые находятся за пределами заданного формата.

Устройство работает следующим образом.

Работу его рассмотрим на примерах выборки команды, выборки операнда и вы20 полнения операции сложения.

Выборка команды производится следующим образом. Для упрощения полагаем, что команды только полноразрядные, т. е. занимают km разрядов. По адресу, поступающему с регистра 16 адреса в блоки 1 и 2 оперативной памяти, производится считывание информации из ХЧН и запись содержимого выбранной ячейки в регистрах 5 через информационный вход в блок 8 управления, например в его регистр команд.

Во втором такте обращения команда регенерируется по старому адресу. На этом-выборка команды из ХЧН завершается.

Операция выборки операнда имеет ряд отличий. По предположению, операнд может иметь длину jm слогов (j = 1, 2, k), т. е. младший слог выбираемого слова может занимать положение, не совпадающее с положением младшего слога полноразрядного операнда. Поэтому в процессе выборки операнда необходимо расположить

его в соответствующих разрядах ячейки ФЧН.

Нумеруем группы разрядов ячейки блоков оперативной памяти, начиная с младшего, присваивая им номера от 0 до k — 1.

Такие же номера присвоим слогам содержимого ячейки. Последние номера являются адресами этих слогов. В процессе расположения выбираемых слогов в нужных позициях с помощью блока 15 производится цикличный сдвиг всей группы из k слогов. Располагаем в разрядах, соответствующих выходам второй группы усилителей 4, номер того же из слогов, который к моменту обращения находится в младшей (нулевой) группе разрядов ячейки. Назовем это число указателем положения. Тогда для расположения младшего слога выбираемого слова в нулевой группе разрядов регистра 5 необходим сдвиг слова вправо чз jm

6 разрядов, где j — разность между адресом слога, поступающим с регистра 16 адреса и указателем положения. Эта разность вычисляется в сумматоре 14. Так как слог с номером, равным адресу слога, оказывается в нулевой группе разрядов, то новому положению всей группы слогов соответствует новое значение указателя положения, равное адресу слога, поступающему на второй вход сумматора 14. Таким образом, выборка операнда сводится к следующему. В первом обращении к накопителю в такте считывания производится, считывание группы слогов из

ХЧН. Одновременно адрес слога второго выхода регистра 16 адреса поступает в сумматор 14, на другой вход которого поступает указатель положения. Код, соответствующий разности этих величин, поступает на входы дешифратора 11. Под управлением сигнала с выходов последнего блок коммутатора 15 осуществляет передачу слогов с выходов усилителей 3 считывания первой группы на входы регистра 5 регенерации с соответствующим сдвигом так, что младшие разряды выбираемого слова оказываются записанными в младших разрядах регистра 5. На другие входы этого регистра поступает адрес слога со второго выхода регистра 16, адреса, значение которого соответствует новому положению считанной группы слогов. В такте записи данная группа слогов регенерируется в той же ячейке ХЧН, но в новом положении и с новым значением указателя положения. В том же такте эта группа слогов записывается в ячейку ФЧН блока 2.

Информация о длине слова со второго информационного выхода блока 8 управления поступает на вход дешифратора 12.

Если длина слова равна k, то по выполнении описанных действий выборка операнда завершается.

Если длина слова меньше k слогов, то во втором обращении производится считывание из ФЧН блока 3 той же группы слогов. Под действием сигналов с выходов шифратора 9 и элементов ИЛИ 13 в момент считывания работает только 1 младших групп усилителей 3. В регистр 5 записываются толь:ко те слоги, которые входят в состав выбираемого слова. Во втором такте обращения производится запись выделенных слогов в

ФЧН. Одновременно со считыванием через открытый сигналом с выхода дешифратора

12 элемент И 7 в блок управления поступает содержимое знакового разряда слова длиной i.

Если выбираемое число положительно, то операция завершается. В противном случае производится считывание с инверсией любой свободной ячейки ФЧН блока 3. Сигналами с выходом шифратора 10 и элементов ИЛИ 13 открываются те усилители 3, которые соответствуют разрядам, находя826359 щиыся 3» прсдел»ми з»данного формата.

В сос)твстств к)щие р»зряды регистра 5 с пь)ход))в ус и.»ителей 3 считыв»ни я через блок коммут»тор» !5 записыв»ются сдини.)ы. В такте записи содс ржимое регистра 5 записывается с дизъюнкцией в ту ячейку

Фс!!! блок» 2. в которой находится выбраннос слс)H(). В результате во всех разрядах числ» пенсе зп»кового з»ш)сываются единицl>l, ll0 необходимо для выполнения арифмс.тически х операций.

Выполнение операции сложения рассмотрим ii» примере суммирования чисел А и В, длина которых равна четырем и двум слогам соответственно, причем В <0. Суммиров»ние выполняем по формулам:

$5

Z, ==- Р „S; V (V; V S„) .

S i — — (a; V b„) )/ а-„bi

Р;+1 = ab„V (а;Ч b) Р„.

2Π— значение 1-го разряда результата; 1 — значение i-го разряда поразрядной суммы по модулю два;

Р, -- значение переноса в 1-й рази ряд, которое формируется при считывании слова дизъюнкции слагаемых

А и В, сдвинутого и» один разряд влево, словом конью кции слагаемых, также сдвинутым на один разряд влево. а.;,3, -значения i-го разряда слагаем ых.

Процесс выполнения операции сложения поясняется таблицей. При описании ячейки ФЧН функциональная ячейка сокращенно обозначается ФЯ! (i --- номер ячейки ФЧН).

В результате операций выборки слагаемые располагаются в ФЯ1 и ФЯ2 — исходное состояние (первая строка таблицы) . Буквами а; и b; обозначены слоги чисел А и В, аналогично через S и Р1 обозначены соот- 4„ ветствующие j-му слогу гругшы разрядов суммы мо модулк) два и слова переноса.

В таблице обозначены состояния соответствующих разрядов ФЯ: которые они принимают по окончании данного обращения к 45

ФЧН 3.

Первое обращение: считывание ФЯ1 и запись ее содержимого (с дизъюнкцией) в

ФЯ1, ФЯЗ и ФЯ4.

Второе обращение: считывание ФЯ2 и

36 запись ее содержимого с дизъюнкциеи в

ФЯ2, ФЯЗ и ФЯ4, а также в том же такте запись с конъюнкцией в ФЯ1.

Третье обращение: считывания ФЯ1 и запись ее содержимого с дизъюнкцией в

ФЯ1 и с конъюнкцией в ФЯ2. И

Таким образом, в двух ячейках ФЧН блока 2 сформирована поразрядная дизъюнкция слагаемых, а в двух других — поразрядная конъюнкция слагаемых А и В. В трех следующих обращениях формируется слово переноса.

Четвертое обращение: в первом такте производится считывание ФЯЗ со сдвигом влево на один разряд, а во втором такте считывание регистра 5 не производится, таким образом, после данного обращения в регистре 5 регенерации записана поразрядная диз ьюнкция слагаемых, сдвинутая на один разряд влево.

Пятое обращение: в первом такте производится считывание ФЯ1 со сдвигом на один разряд влево. На выходе (!+1)-го разряда регистра 5 появляются импульсы только в том случае, если формирователь этого разряда подготовлен (а; p b i = 1) и считан либо сигналом с выхода блока коммутатора 15 (а; ° b;= !), либо импульсом с формирователя соседнего младшего разряда регистра 5, т. е. Р „= 1. Таким образом, на выходах регистра 5 в этом такте появляется слово переноса, вычисленное по приведенной формуле. В том же такте возбуждается формирователь тока записи с дизъюнкцией в ФЯЗ.

Шестое обращение: считывание ФЯЗ и запись в ФЯ1 и ФЯЗ.

В двух последующих обращениях формируется результат суммирования.

Седьмое обращение: считывание с инверсией ФЯ4 и одновременно считывание

ФЯ2 в первом такте с получением в регистре 5 инверсии поразрядной суммы по модулю два (ф и запись этого слова в ФЯ1 с дизъюнкцией и в ФЯЗ с конъюнкцией.

Восьмое обращение: считывание с инверсией ФЯ1 и одновременное считывание

ФЯЗ с получением в регистре 5 окончательного результата суммы (X;) по приведенной формуле. Во втором такте запись с коньюнкцией результата в ФЯ1.

Операция записи результата выполняется в следующем порядке. В первом обращении производится считывание ячейки ХЧН блока l по адресу с выходов регистра 16 адреса с коммутацией в коммутаторе 15 в соответствии со значениями адреса младшего слога, поступающего на второй вход сумматора 14, и указателя положения с выходов усилителей 4 аналогично первому такту операции выборки числа. Во втором такте обращения считывания група слогов записывается в ячейку ФЧН блока 2.

Во втором обращении эта ячейка считывается и обнуляются те разряды, которые находятся в пределах заданного формата.

В такте записи производится запись с дизьюнкцией оставшейся за пределами формата информации в ячейку ФЧН, хранящую результата (ФЯ! в примере из таблицы).

826359

< AlU (и«и: зчаек ("(ll è спи (.S (Ь ° а «lu

О Г Гllill и 0 0 а а а

0 0 а и 1

«в а(а

0 v а и и и а и и

С и ичВ а v6

1 иЧВ аЧВ

av6 av6 (6 6 ав аг аЧВ ач6 и

Р Р

РS Рв

0 0

РЧ;, РЧВ I VS РЧ6

0 0

0 и

E Z рого блоков оперативной памяти, с управляющими входами элементов И первой группы и регистра регенерации, отличающееся тем, что, с целью повышения производительности за счет увеличения скорости обработки слов переменной длины, оно содержит два шифратора, группу элементов ИЛИ, два дешифратора, сумматор, коммутатор, 21 информационными выходами усилителей считывания первой группы, а выходами с первыми входами элементов И второй группы и регистра регенерации, а также с информационными входами элементов И пер- вой группы, выходы усилителей считывания второй группы соединены с первым входом сумматора, второй вход которого соединен со вторым информационным входом регистра регенерации и со вторым выходом регистра адреса, управляющие входы усилителей ду считывания первой группы соединены с выходами соответствующих элементов ИЛИ группы, первые входы которых соединены с соответствующими выходами первого шифратора, а вторые — с соответствующими выходами второго шифратора, одноименные информационные входы первого и второго шифраторов соединены между собой, со вторыми входами соответствующих элементов

И второй группы и с соответствующими выходами первого дешифратора, вход кото4 рого соединен с третьим выходом регистра команд и с третьим входом дешифратора микрокоманд, выход сумматора через второй дешифратор соединен с управляющими входами коммутатора.

В третьем обращении ячейка результата считывается и ее содержимое записывается в ХЧН блока 1 по адресу из блока управления, причем в разряды указателя положения записывается информация, поступающая на вторые входы регистра 5.

Предположение о том, что все команды являются полноразрядными не является существенным. Выборка команд укороченного формата, в которых для уплотнения информации применяется, например относительная адресация, включает операции по распаковке — приведению команды к основному формату.

Таким образом, введение новых блоков и соответствующих связей позволяет повысить производительность предлагаемого устройства за счет увеличения информационного использования блоков оперативной памяти.

Формула изобретения

Цифровое вычислительное устройство, содержащее два блока оперативной памяти, две группы усилителей считывания, информационными входами соединенных с выходами соответствующих блоков оперативной памяти, регистр регенерации, две группы элементов И, регистр адреса, регистр команд, дешифратор адреса, дешифратор (ч|икрокоманд, входы регистра команд соединены с выходами элементов И первой группы, первый выход регистра команд соединен со входом регистра адреса, второй выход — с первым входом дешифратора микрокоманд, второй вход которого соединен с группой выходов элементов И второй группы, первый выход регистра адреса через дешифратор адреса соединен с адресными входами первого и второго блоков оперативной памяти, выходы дешифратора микрокоманд соединены соответственно со входами считывания-записи первого и вто50

Источники информации, принятые во внимание при экспертизе

l. Авторское свидетельство СССР № 583475, кл. G 11 С 11/00, 1977.

ss 2. Авторское свидетельство СССР № 268498, кл. G 11 С 1!/02, !970 (прототип).

826359

Составитель В. Евстигнеев

Редактор С. Шевченко Техред A. Бойкас Корректор М. Демчик

Заказ 2501)71 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4