Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистических

Республик »826418

Ф

/Г= — -/

{61) Дополнительное к авт. свид-ву— (22) Заявлено 17.08.79 (21) 2813869 18-24 с присоединением заявки №вЂ” (23) Приоритет— (51) М.К .

G 11 С ll/00

Государственный комитет

СССР

Опубликовано 30.04.81. Бюллетень № 16

Дата опубликования описания 05.05.81 (53) УДК 681.327..66 (088.8) ло делам изобретений н открытий (72) Авторы изобретения

В. Д. Матвеев, Н. А. Прокашев, Д. А. Страбыкин и.З Ц„Шибанов

) 1

= —.т

Кировский политехнический институт (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЛСТВО

Изобретение относится к вычислительной технике и может быть использовано при построении устройств хранения дискретной информации.

Известно запоминающее устройство (ЗУ), содержашее матрицу блоков памяти, регистр адреса, выходной регистр и логические элементы (1) .

Недостатком этого ЗУ является невысокое быстродействие.

Наиболее близким техническим решением к предлагаемому является запоминаюшее устройство, содержащее матрицу п X u блоков памяти, где и — разрядность слова, адресные входы которых соединены с выходами старших разрядов регистра адреса, входы выбора блоков памяти i-й, где 1 «

j-го, где 1

Недостатком известного устройства является невозможность считывания и записи в нем данных, представляюших собой группу одноименных разрядов нескольких чисел.

Цель изобретения — расширение области применения известного ЗУ путем одновременного считывания или записи одноименных разрядов нескольких слов.

Поставленная цель достигается тем, что оно содержит входные коммутаторы, коммутаторы выбора блоков памяти, выходной

to коммутатор и дополнительный блок элементов ИЛИ, входы выбора блоков памяти i-й строки матрицы подключены к одноименным выходам i-го коммутатора выбора, первые входы которого подключены к i-у, а вторыек одноименным выходам дешифратора, информационные входы блоков памяти j ãî столбца матрицы соединены с одноименными выходами j-го входного коммутатора, первые входы которого подключены к j-у, а вторые — к одноименным выходам входно2о го регистра, информационные выходы блоков памяти i-й строки матрицы подключены к i-й группе входов дополнительного блока элементов ИЛИ, выходы основного блока элементов ИЛИ соединены с первыми, а вы826418 ходы дополнительного — со вторыми входами выходного коммутатора, выходы которого соединены со входами выходного регистра, управляющие входы всех коммутаторов подключены к дополнительному разряду регистра адреса.

На чертеже приведена блок-схема предлагаемого ЗУ.

ЗУ содержит регистр 1 адреса с дополнительным разрядом регистра 2 адреса, дешифратор 3, коммутаторы 4 выбора, входной регистр 5, входные коммутаторы 6, матрицу 7 блоков памяти, основной блок 8 элементов ИЛИ, дополнительный блок 9 элементов ИЛИ, выходной коммутатор 10 и выходной регистр 11.

Выходной коммутатор 10, входные коммутаторы 6 и коммутаторы 4 выбора коммутаторы с двумя п-разрядными информационными и одним управляющим входом.

При поступлении сигнала логического нуля на управляющий вход коммутатора на его выход поступает информация с первого, а при поступлении сигнала логической единицы — со второго входа. Основной 8 и дополнительный 9 блоки элементов ИЛИ содержит по и и-входовых элементов ИЛИ.

Устройство функционирует следующим образом.

ЗУ может работать в пяти режимах: хранения информации, считывания п-разрядных чисел, записи и-разрядных чисел, считывания данных, представляющих собой группу одноименных разрядов п чисел, записи данных, представляющих собой группу одноименных разрядов и чисел.

1. Хранение информации.

Считывание и запись информации не производится.

2. Считывание п-разрядных чисел.

2.1. В регистр 1 адреса заносится адрес числа, одновременно дополнительный разряд регистра 2 адреса устанавливается в состояние «О» (на управляющие входы всех коммутаторов поступает сигнал логического нуля). При этом через дешифратор 3 и коммутаторы 4 выбора на входы выбора блоков 7 памяти i-й строки матрицы (номер строки задается младшими разрядами регистра 1 адреса) поступает сигнал логической единицы, на входы выбора остальных блоков 7 памяти матрицы поступает сигнал логического нуля. Адресные сигналы старших разрядов регистра 1 адреса поступают на адресные входы всех блоков 7 памяти.

Таким образом, оказывается выбранной одна ячейка блоков памяти i-й строки матрицы.

2.2. Производится считывание. Сигнал считываемого числа с информационных выходов блоков 7 памяти i-й строки через основной блок 8 элементов ИЛИ и выходной коммутатор 10 поступает на входы выходного регистра 11 (число из выбранной ячейки памяти записывается в выходной регистр) 5 î

15 ло н зо

5О

3. Запись h-разрядного числа.

3.1. Так же. как и в и. 2.1 производится выбор ячейки памяти, в которую необходимо записать число.

3.2. Производится запись. Сигналы записываемого числа с выходов входного регистра 5 через первые входы входных коммутаторов 6 поступают на информационные входы всех блоков 7 памяти и устанавливают запоминающие элементы выбранной ячейки в необходимые состояния.

4. Считывание данных, представляющих собой группу одноименных разрядов п чисел.

4.1. В регистр адреса заносится адрес числа, одновременно дополнительный разряд регистра 2 адреса устанавливается в состояние «1» (на управляющие входы всех коммутаторов поступает сигнал логической единицы). При этом через дешифратор 3 и коммутаторы 4 выбора на входы выбора блоков 7 памяти j-ro столбца матрицы (номер столбца задается младшими разрядами регистра 1 адреса) поступает сигнал логической единицы, на входы выбора остальных блоков 7 памяти матрицы поступает сигнал логического нуля. Адресные сигналы старших разрядов регистра 1 адреса поступают на адресные входы всех блоков 7 памяти.

Таким образом, оказывается выбранным на бор запоминаюших элементов, соответствующий группе j-x разрядов п чисел в блоках памяти 1-го столбца матрицы.

4.2. Производится считывание. Сигналы считываемой группы разрядов с информационных выходов блоков 7 памяти j-го столбца через дополнительный блок 9 элементов

ИЛИ и выходной коммутатор 10 поступают на входы выходного регистра 11 (группа одноименных разрядов и чисел из выбранного набора запоминающих элементов записывается в выходной регистр).

5. Запись данных, представляющих собой группу одноименных разрядов и чисел.

5.1. Так же, как и в и. 4.11 производится выбор набора запоминак>щих элементов, в которые необходимо записать групп одноименных разрядов п чисел.

5.2. Производится запись. Сигналы записываемых разрядов с выходов входного регистра 5 через вторые входы коммутаторов 6 поступают на информационные входы всех блоков 7 памяти и устанавливают запоминающие элементы выбранного набора в необходимые состояния.

Таким образом, в предлагаемом ЗУ возможны не только обычные считывание и запись чисел, но считывание и запись данных, представляющих собой группы одноименных разрядов нескольких чисел, что расширяет область применения ЗУ, которое может быть использовано в дисплеях, устройствах обработки информации, информационно-поисковых и других системах.

82

5 формула изобретения

Запоминающее устройство, содержащее матрицу п X n блоков памяти, где и — разрядность слова, адресные входы которых соединены с выходами старших разрядов регистра адреса, входы выбора блоков памяти i-й, где 1 «i 4П, строки матрицы подключены к i-у выходу дешифратора, входы которого соединены с выходами младших разрядов регистра адреса, информационные входы блоков памяти j-го, где 1 C1 j«и столбца матрицы подключены к j-у выходу входного регистра, а информационные выходы— к j-й группе входов основного блока элементов ИЛИ., выходы которого соединены со входами выходного регистра, отличающееся тем, что, с целью расширения области применения запоминающего устройства путем одновременного считывания или записи одноименных разрядов нескольких слов, оно содержит входные коммутаторы, коммутаторы выбора блоков памяти, выходной коммутатор и дополнительный блок элементов

ИЛИ, входы выбора блоков памяти i-й строки матрицы подключены к одноименным вы6418

6 ходам i-го коммутатора выбора, первые входы которого подключены к i-у, а вторые— к одноименным выходам дешифратора, информационные входы блоков памяти -го столбца матрицы соединены с одноименными выходами j-го входного коммутатора, первые входы которого подключены к j-у, а вторые — к одноименным выходам входного регистра, информационные выходы блоков памяти i-й строки матрицы подключены к i-й группе входов дополнительного блока элементов ИЛИ, выходы основного блока элементов ИЛИ соединены с первыми, а выходы дополнительного — со вторыми входами выходного коммутатора, выходы которого соединены со входами выходного регистра, управляющие входы всех коммутаторов подключены к дополнительному разряду регистра адреса.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

2о Ме 598120, кл. G 11 С 11/00, 1976.

2. Кайо fetnsehen electtonik, 1979, М 3, с. 159 (п рототи п ) .

ВНИИПИ Заказ 234i/25 Тираж 645 Подписное

Филиал ППП <Патент», г. Ужгород, ул. Проектная, 4