Одноразрядный блок логаческой памяти

Одноразрядный блок логаческой памяти

Иллюстрации

Показать все

Реферат

 

Союз Советскил

Социалистнческик

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ()826422 (6l ) Дополнительное к авт. свид-ву (22) ЗаЯвлено 18,07. 79(21) 2814023 18-24

-с присоединением заявки K (23) П риоритет

Опубликовано 30,04. 81. Бюллетень ¹16 (5()М. Кд.

G 11 С 15/00

Гееудеретеелный комнтет СССР яо делам изобретение и OTKpbITkll (53) УДК681.327 (088.8) Дата опубликования описания 30.04. 81

В. Г. Колосов, T. А, Лопатина, В. Ф. Мелехин, 10. В. Шелонин и А. А. Шефф (72) Авторы изобретения (54) ОДНОРАЗРЯДНЫЙ БЛОК ЛОГИЧЕСКОЙ

ПАМЯТИ

Изобретение относится к запоминающим устройствам.

Известный блок логической памяти содержит два адресно-числовых регистра, управляющий вход первого нз которых соединен с выходом первого разряда регистра адреса, а управляюлий вход второго — с выходом второго адреса,выходы первого адресно-числового регистра соединены с адресными входами первых разрядов накопителей, а выходы второго — с адресными входами вторых разрядов накопителей (1 1.

Недостатком этого блока является: низкая производительность при выпол15 ненни операции суммирования и вычи— тания вследствие многократного выполйения поразрядных логических операций и операции сдвига на один разряд при распространении волны переносов (или заемов).

Наиболее близким техническим решением к предлагаемому изобретению является блок логической памяти, 2 содержащий элементы памяти, выходы которых соединены с соответствующими информационными входами регистра числа, регистров первого и второго операндов, выход каждого разряда ре-. гистра числа соединен с информационным входом соответствующего эле-, мента памяти, первый и второй управляющие входы которого являются первым и вторым управляющими входами устройства, выходы разрядов регистра адреса соединены с соответствующими адресными входами элементов памяти, первый и второй адресные входы которых соединены с первым и вторым входами коммутаторов, первый и второй информационные входы которых соединены с выходами соответствукацасх разрядов регистра первого и второго операндов, первый и второй управляющие входы коммутаторов являются третьиьж и четвертым управляющими входами устройства соответственно, блок коммутации, первый и второй информаци3 826 анные зхОды КОтарагО сОединены с Вы ходами первого и второго разрядов регистра адреса соответственно, пер вый и второй информационные выходы - c третьим и четвертым информаци5

oHHbI входами коммутаторов, а управляющий вход — c пятым управляющим входом устройства, информационный вход каждого коммутатора, кроме первого соединен с информационным выходом предыдущего коммутатора, а информационтпй Выход последнего коммутатора является информационным выходам уст райства (21, 10

НеДОстатками этогО блока ЯВлЯютсЯ

15 невысокая экономичность структуры, заключающаяся в наличии третьего числового регистра (регистра второго операнда1 и сравнительно большое число связей, непысокая надежность, отсутствие средств реализующих опера-. ции сдвига числовой информации,что ограничивает область использования блока, Цель изобретения — упрощение и повышение надежности блока логической памяти.

Поставленная цель достигается тем, что В блок логической памяти содер30 жащий накопитель, коммутаторы адресных сигналов, регистр числа и регистр операнда, причем один из входов первого и второго коммутаторов адресных сигналов подключены соответственно к выходам регистра числа и регистра операнда, а выходы — к одним из адресных входов накопителя информационный выход которого соединен с Выходом регистра числа, а инфар-40 мационный выход соединен со входом регистра Операнда и является первым информационным выходом блока, управляющие входы накопителя первого и второго коммутаторов адресных сигналов являются соответственна первым, вторым и третьим управляющими входами блока, другие входы первого и второго коы утаторсв адресных сигналов — перBbIM H B T opb1M адр е снь и Вх Одами блока, 50 введены третий, четвертый коммутаторы адресных сигналов, формирователь сигнала переноса, коммутатор информационных сигналов и блок согласования причем перВый ВхОд фОрмирОВате ля сигнала, переноса соединен с информационным входом третьего коммутатора адресных сигналов и является информационным входом блока, второй и третий входы соединены соответственно с выходами регистра числа и регистра операнда, а Выход является вторым информационным выходом блока, выход третьего и одни из выходов четВертого коммутаторов адресных сигналов подключены соответственно к другим адресным входам накопителя, вьг ход регистра числа соединен с одним из входов блока согласования, другой вход которого подключен х информационному выходу накопителя и первому входу коммутатора информационных сигналов, а выход соединен со -вторым входом коммутатора информационных сигналов, а выход соединен со вторым входом коммутатора информационных сигналов и с шиной, являющейся вторым информационным входом и третьим информационным выходом блока, другие входы: коммутатора информационных сигналов являются соответственно третьим и четвертым информационными входами блока, выход коммутатора информационных сигналов подключен ко входу регистра числа, управляющие входы коммутатора информационных сигналов, регистра числа, регистра операнда и блока согласования соединены с другими выходами четвертого коммутатора адресных сигналов, управляющие входы третьего и четвертого ". коммутаторов, адресных сигналов являются соответственйо четвертым и пятым управляющими входами блока, адресные входы — соответственно третьим и четвертым адресными входами блока.

На фиг.l приведена структурная .схе ма одноразрядного блока логической памяти; на фиг.2 — структурная схема логического запоминающего устройства, содержащая и одноразрядных блоков логической памяти (n > 1).

Одноразрядный блок логической памяти 1 (см.фиг. 1 и фиг.2 ) содержит первый 2 второй 3 и третий 4 коммутаторы адресных сигналов, формирователь сигнала переноса 5, четвертый коммутатор адресных сигналов 6, накопитель ?, коммутатор информационных сигналов 8, регистр числа 9, регистр операнда 10, блок 11 согласования, Информационный выход 12 накопителя

7 подключен к одному из входов 13 коммутатора 8, информационным входам

4 и 15.регистра 10 и блока 11 саответственно. Выход 12 накопителя

5 8264

7 является первым информационным выходом 16 блока 1. Выход коммутатора 8 соединен с информационным входом 17 регистра 9, выход 18 которого соединен со входом 19 блока 11, информационным входом 20 накопителя 7, а также с информационным входом 21 коммутатора 3 и входом 22 формирователя 5. Выход 23 регистра .

10 соединен с информационным входом

24 коммутатора 2 и входом 25 формиро» вателя 5. Три младших адресных входа

26-28 накопителя 7 соединены с выходами соответствующих коммутаторов.

2-4, информационные входы 29-31 кото- д рых являются первым-третьим адресными входами блока 1.

Старшие адресные входы 32 накопи- . теля 7 соединены с одним из выходов коммутатора 6, другие выходы 33 кото- щ рого соединены с управляющими входами 34,35, 36-и 37 коммутатора 8, регистра 9, регистра 10 и блока 11.

Первый информационный вход 38 блока 1 соединен с информационным 25 входом коммутатора 4 и одним из входов формирователя 5, выход 39 которого является вторым информационным выходом блока 1.

Формирователь 5 в каждом разряде. Эб реализует распространение волны переносов при выполнении операций сложений и вычитания. При этои на вход

38 поступает сигнал переноса П из предыдущего младшего разряда,а с выхода 39 снимается сигнал переноса

П - в старший разряд. Межразрядное распространение волны переносов обеспечивается путем последовательного соединения соответствующих б0 входов 38 и выходов 39 соседних разряДов, Логическая функция, реализуемая формирователем 5 выявления переноса имеет вид б5

ХЭЕ =Х2» Хza (25+ Х22 Э8

Здесь и дальше индексы переменных соответствуют номерам позиций на фиг. 1 и 2.

Управляющий вход 40 накопителя 7 является первым управляющим входом блока 1 и предназначен для управления записью и считыванием, Управляющие входы 41, 42 и 43 являются вторым, третьим и четвертым управлякнцими входами блока соответствен22 6 но и предназначены для управления коммутацией сигналов поступающих на адресные входы 26, 27, 28 накопителя 7 через коммутаторы 2 ° 3, 4 °

Коммутаторы 2, 3 и 4 реализуют логические функции

24 41 20 41>

21 21 42 ЭO 42

+Х У

2В 39 4Э Э1 43

Коммутатор 6 реализует переключение адресно-управлякщей информации, поступающей с четвертого адресного Входа 44 блока 1 на выходы

32 и 33 коммутатора 6. Управляющий вход 45 коммутатора 6 является пятым управляющим входом блока 1 °

Коммутатор 6 выполняет следующие логические функции

Э2 44 4ю ЯЭ 44 45

32 (4 С1 >" с1м > (— (г

Э3 Э4> "35 >"Э6> Э->); ГЭ4-- (212 2; (ЭЧ (2Э Z4 здесь Y Y Z "2, — двоичные

Э&э 4 4 управляющие переменные; а - двоичные переменные на

1 соответствующих адресных входах накопителя 7.

Выход 46 блока 11 соединен с шиной

47 и входом 48 коммутатора 8. Второй

49 и третий 50 информационные входю блока 1 обеспечивают связь данного числового разряда с информационными входами соседних, старшего 1+1 и младшего i â€,1 разрядов.

Каждый выход 46 блока 11 принимает одно из 3-х состояний (0,1Я ),соотьетствующих передаче "0", "1" и пассивному состоянию с большим выходным сопротивлением. Структурный входной сигнал Ygy содержит два двоичных сигнала УЭ7 (2>, 24 ) которые управляют работой блока ll в соответствии со следующими условиями при 232, . Y4 R; при 2324. Y4 :.Х у. при 2Э24. Y4< = Хб где Х„Хб перемейные на соответ-, ствукицих входах блока 11, а переменная у4 характеризует состояние его выхода.

22 8

Числовая информация подается на входы 20 накопителей 7 с выходов 18 регистра 9. Необходимые для обеспечения записи управляющие сигналы поступают на вход 40 накопителей 7.

Последовательное выполнение рвки- .; мов 1 и 2 обеспечивает запись в накопители 7 устройства слова, поступающего через числовую магистраль 51

0 от других устройств ЭВМ.

3. Передача слова из регистра 9 в числовую магистраль 51.

Передаваемое слово из регистра 9 в числовую магистраль 51 с выходов

18 регистра 9 через блок 11 под действием управляющих сигналов на входе 37, поступающих на вход 44.

В рассматриваемом режиме

7 8264

Устройство, составленное из п блоков 1, содержит числовую магистраль

51 с полудуплексной передачей сигналов, адресную магистраль 52 и магистраль 53 управляющих сигналов, предназначенных для симплексной передачи сигналов (см.фиг.2).

Адресные входы 29, 30, 31 и 44 каждого блока 1 подключены к адресной магистрали 52,шина 47 к числовой магистрали

51, а управляющие входы 40, 41, 42;

43 и 45 к магистрали 53 управляющих сигналов.

Информационные выходы 16 каждого

i -го блока 1 соединены с входом 49 15 младшего 1-1 и входом 50 старшего

1 +1 соседних блоков, обеспечивая реализацию сдвигов числовой информации. Выход 39 каждого предыдущего блока 1 соединен с входом 38 после- 20 дующего, обеспечивая межразрядное распространение волны переносов. Вход

38 первого и выход 39 и-ro блоков

1 являются информационными входом и выходом устройства соответственно. 25

Выводы 50 и 16 младшего (1-го) и

49 и 16 старшего (И -го) блоков I используются для организации циклических сдвигов.

Устройство работает в различнйх ре- Зо жимах. ("1 Прием слова из числовой-магист»рали 51 в регистр 9.

Слово из числовой магистрали 51 через выводы 47 и коммутатор 8 под действием управляющих сигналов на входах 34 подается на вход 17 и записывается в регистр 9. Необходимые управляющие сигналы на. входы 34 и 35 поступают со входа 44 устроиства 90

I и далее через коммутатор 6, необходимая настройка которого осуществляется управляющим сигналом,на входе 45. у,,=Х„у+, = Х„,, " = ".Уэ Уэ., э1)

В рассматоиваемом режиме

y34 = (Z„Zг) = (О,О) JÝ =1; (З.((- Ъ.24) =OO

2. Запись слова из регистра числа

9 в накопители 7. с

Адрес слова из адресной магистрали

52 подается на адресные входы 29, 30, 31 и 44 блоков 1 и при наличии сигналов У4 .У4г у43 у45 на соответствующих входам коммутаторов 2,3, 4 и переключателя 6 к адресным входам 26, 27, 28 и 32 накопителей 7 °

4() 40 43 44 45 44 134 33(Ъб(э7

=((Z„Z ) (УЭ5 (УЭЬс (З(Z4))

4-,-),о,о, ц,о))

4. Считывание слова из накопителей

7 в регистр 10.

Адресные входы накопителей 7 устанавливается как в режиме 2. Необходимые для обеспечения считывания управляющие сигналы поступают на вход 40 йакопителей 7. В момент воспроизведе)ния считанной информации на управляющий вход .45 подается сигнал У4 -"(При этом из адресной магистра" ли на управляющий вход 36 регистра

10 поступает сигнал у осуществляющий запись считываемого слова в регистр 10. При этом (33 ((+1 zg)(У т;(УЭ6з

3 (4)) ((- (-) (О, I((О, 0)).

5. Считывание слова из накопителей 7 во внешнюю магистраль 51.

В этом режиме установление адресных входов, реализация считывания и переключение адресных входов 44 осуществляется аналогично режиму 4.

Отличие состоит в значении структурного сигнала

ЭЪ " г) 35(F6 (Z3 Z4)) = ((-,— )(O(O,(О(1)) в ммомент воспроизведения считанной информации. При этом

46 45

6. Считывание слова в регистр 9 без сдвига, со сдвигом вправо или влево на один разряд.

9 82642

Установление адресных входов, реализация считывания из накопителей

7 и переключение адресных входов

44 выполняется как и в режимах 4 и 5..

В момент воспроизведения информа5 ции структурный сигнал, 33 управления имеет следующие значения (я=((z„ха)ЛУ чъ6

212а"-10; 3П Х49 (z z.4.)) = ((х,2 ),Щ(орЭ

При считывании без сдвига

21 г =С 1 д = Х1

15 при считывании со сдвигом влево — в сторону старших разрядов при считывании со сдвигом вправо

/в сторону мпадших разрядов/

Zq 2г = Н З1 = ХЗО

Во всех случаях сигнал у 5,- = 1 обеспечивает запись в регистр 9.

7. Выполнение логической операции.

Выполнение логической операции реализуется табличным способом. Для этого программным путем в накопите- 5О лях 7 выделяется необходимое число сегментов по 4 ячейки в каждом и про- изводится настройка каждого сегмента на выполнение любой двухместной логической операции одновременно во всех разрядах накопителей путем записи в них соответствующих таблиц 1 результатов) логических функций.

Местоположение таблиц в накопителях

7 определяется сигнала и на н др 4о ных входах 28 и 32.

Предварительно операнды, над которыми необходимо выполнить логическую операцию, передаются в регистр 10 и регистр 9. Для чего последовательно реализуются режимы 4 и 5. (в режиме 6 производится считыванйе слова без сдвига).

Далее адрес таблицы необходимой логической функции из адресной магистрали 52 через входы 31 и 44 под действием управляющих сигналов у = О, у к = О на соответсвующих входах 43 и

4 блоков 1, поступают .на адресные входы 28 и 32 накопителей 7, определяя местоположение сегмента памяти, хранящего таблицу. Установка двух младших адресных входов 26 и 27 на2 10 копителей 7, определяющих адрес ячейки внутри выбранного сегмента, котоI рый в общем случае для каждого накопителя 7 является различным, произво дится путем подключения выходов 23 и 18 каждого разряда регистров, хранящихся операции, через входы 24 и

21 коммутаторов 2 и 3 соответственно, к адресным входам 26 и 27 накопителей 7 под действием управляющих сигналов у4 = 1; у . = 1 на входах

42

41 и 42 коммутаторов. Выбранные эле-: менты накопителей 7 содержат результаты поразрядного выполнения соответствующей логической функции, который считывается в регистр 9 беэ сдви-. га, аналогично тому, как это описано для режима 6.

8. Выполнение арифметических операций.

При выполнении арифметических опе раций сигнал переноса П в старший разряд вычисляется по формуле

П."-а Ь +(6-+Ъ1>О„»1

4 1 1 где а-, в 1-ые разряды операндов.

Сигнал П = Х 6 формируется формиро.

1 вателем 5 (см. описание логической йуиапии 3 ). Сутееа S аиеиспяется пс формуле ъ =Q. ®Q.®g согласно которой операция сложения выполняется как логическая операция суммирования по модулю два трех аргументов. Для ее реализации в накопителях выделен сегмент памяти иэ

8 ячеек, хранящий соответствующую таблицу, адресация которого производит,ся по входам 32 °

В предлагаемом устройстве в срав нении с известным отсутствует один регистр операнда и проще регистр числа. Для обеспечения операций сдвигов в известном устройстве ре" гистр числа должен быть реверсивным сдвигающим регистром, в том время как в предлагаемом — это простой статистический регистр, аналогичный регистру операндов.

Дополнительная экономия аппаФ ратурных затрат в описанном устройстве может быть получена sa счет возможности размещения микропрограммы в накопителях устройства.

Кроме того за счет уменьшения числа обращений к накопителям время выполнения операции суммирования ,уменьшается по сравнению с известным, примерно s 3 раза.

1I 82642

Формула изобретения

Источники информации, принятые во внимание при экспертизе

1, Авторское свидетельство СССР

N 494768, кл. G 11 С 17/00, 1974, 2. Авторское свидетельство СССР по заявке У 2503720/18-24, кл. G 06 F 15/00, 1977 (прототип).

Одноразрядный блок логической памяти, содержащий накопитель,коммутаторы адресных сигналов, регистр числа и регистр операнда, причем одни из входов первого и второго коммутаторов адресных сигналов подключены соответственно к выходам регистра числа и регистра операнда, а выходы -. к одним из адресных входов накопителя, информационный вход которого соединен с выходом регистра числа, а информационный выход соединен со входом регистра операнда и является первым информационным выходом блока, управляющие входы накопителя первого и второго коммутаторов адресных сигналов являются соответственно первым., вторым и третьим управляющими входами блока, другие входы первого и второго коммутаторов адресных сигнадов — первым и вторым адресными входами блока, о т л и ч а ю щ и и с я тем, что с целью упрощения и повышения надежности блока, он содержит, третий и четвертый коммутаторы адресных сигналов, формирователь сигнала переноса, коммутатор информационных сигналов и блок согласования, причем первый вход формирователя сигнала переноса соединен с ийформационным входом третьего коммутатора адресных сигналов и является первым информаци" онным входом блока, второй и третий входы соединены соответственно с вы-.. ходами регистра числа и регистра операнда, и.выход является вторым инФормационным выходом блока, выход

2 12 третьего и одни из выходов четвертого коммутаторов адресных сигналов подЪслючены соответственно к другим адресным входам накопителя, выход регистра числа соединен с одним из входов блока согласования, другой вход которого подключен к информаци.ф онному выходу накопителя и первому входу коммутатора информационных сигналов, а выход соединен со вторым входом коммутатора информационных сигналов и с шиной, являющейся вторым информационным входом и третьим информационным выходом блока, другие входы коммутатора информационных сигналов являются соответственно третьим и четвертым информационными входами блока, выход коммутатора информационных сигналов подключен ко входу регистра числа, управляющие входы коммутатора информационных сигналов, регистра числа, регистра операнда и блока согласования соеди нены с другими выходами четвертого коммутатора адресных сигналов, управляющие входы третьего и четвертого коммутаторов адресных сигналов являются соответственно четвертым и пятым управляющими входами блока, адресные входы — соответственно третьим и четвертым адресными входами блока.

826422

ИФХ Я

Фиг.г

Составитель В, Рудаков

Техред А. Бабинец Корректор Л. Иван

Редактор Е. Кинив

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Заказ 2519/72 Тираж 645 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, Ж-35, Раушская наб., д. 4/5