Устройство для испытания логичес-ких блоков

Устройство для испытания логичес-ких блоков

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. сеид-ву (22) Заявлено 25.1279 (21) 2857608/18-24 (51) М

G F 15/46

G 01 R 31/28 с присоединением заяекм ¹

Государственный комитет

СССР но делам изобретений и открытий (23) Приоритет

Опубликовано 23,0581. Бюллетень № 19 (53) УДХ 681 3 (088. 8) Дата опубликования описания 230 81 (72) Авторы изобретения

Г.П. Лопато, Э.A. Баканович, В.Г. и A.Н. Попов (21) Заявитель (54) УСТРОЙСТВО ДЛЯ ИСПЫТАНИЙ ЛОГИЧЕСКИХ

БЛОКОВ

Изобретение относится к вычисли тельной технике и может быть исполь зовано для испытаний логических блоков ЭВМ и других электронных устройств.

Известно устройство, содержащее генератор, распределитель, блок адресации, группу сумматоров, элементы И, генератор случайных напряжений (1), Недостатки известного устройства низкая точность и быстродействие.

Наиболее близким к предлагаемому является устройство, содержащее триггер, два элемента И, первый счетчик адреса, память, коммутатор, генератор (2).

Недостатком известного устройства является невозможность определения. области работоспособности испытуе- 20 мого блока.

Цель изобретения — расширение функциональных возможностей за счет определения области устойчивой работы.

Поставленная цель достигается тем, что в устройство для испытаний логических блоков, содержащее триггер, два элемента И, первый счетчик адре-. .са, память, коммутатор, генератор . ЗО синхроимпульсов,причем выходы триггера соединены соответственно с первыми входами первого и второго элементов И, первый выход первого счетчика адреса соединен с первым входом памяти, блок питания, введены группа формирователей случайных помех, второй счетчик адреса, группа сумматоров по модулю 2, группа суммирующих усилителей, элемент ИЛИ, элемент задержки, причем первый вход устройства соединен с вторыми входами элементов И, выход первого элемента И соединен с первыми входами коммутатора и элемента ИЛИ и вторым входом памяти, выход которой соединен с первыми входами суммирующих усилителей,группы и первой группой выходов устройства, выход второго элемента И соединен с вторым входом коммутатора, первым входом второго счетчика адреса и первыми входами формирователей случайных помех группы, вторые входЖ которых соединены с выходом генератора синхроимпульсов, вторым входом элемента ИЛИ и через элемент задержки — с первым выходом устройства, выход элемента ИЛИ соединен с входом первого счетчика адреса, второй выход которого соединен с входом триг832565 гера, второй вход устройства соединен с третьим входом коммутатора, первый выход которого соединен с третьими входами формирователей слу чайных помех группы, выходы которых и выходы блока питания через соответствующие суммирук цие усилители

Группы соединены с зторой группой выходов устройства, первая и ьторая группа входов устройства через сум-, маторы по модулю две группы соединены с вторым выходом устройства, первый выход второго счетчика адреса соединен с четвертыми входами фомирователей случайных помех группы, вторые выходы коммутатора и второго счетчика адреса соединены соответ- .f5 ственно с третьим входом памяти и входом генератора синхроимпульсов.

Кроме того, каждый формирователь случайных помех содержит генератор тактовых импульсов, генератор случай- () ных чисел, коммутатор,.две памяти, регистр,. реверсивный счетчик, группу элементов И, элемент НЕ, цифроаналоговый преобразователь, причем первый вход формирователя соединен с первыми входами памятей, вторые входы которых соединены с третьим входом формирователя, второй вход которого соединен с первыми входами генератора случайных чисел, коммутатора и реверсивнoro счетчика, второй вход которого соединен с выходом генератора тактовых импульсов, выход генератора случайных чисел соединен с вторым входом коммутатора, выход которого соединен с третьими входами памятей, выход первой памяти через регистр соединен с первыми входами элементов И группы, выход второй памяти через последовательно соединенные реверсивный счетчик, элемент 49

НЕ и элементы И группы соединен с входами цифроаналогового преобразователя, выход которого соединен с выходом формирователя, четвертый вход которого соединен с третьим входом коммутатора.

На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг. 2 хо же формирователя.

Устройство содержит блок 1 управления, триггер 2, элементы И 3 и 4, элемент ИЛИ 5, счетчики 6 и 7 адреса, память 3, коммутатор 9, генератор 10 синхроимпульсов, блок 11 питания, группа формирователей 12 случайных помех, группа суммирующих усилителей 13, группа сумматоров 14 по моду-. лю два, испытуемый и эталонный блоки

15 и 16, В качестве "-,ëîêà 1 может быть использована управляющая вычислитель- фЦ ная машина.

»

Формирователь 12 содержит генератор 7 случайных чисел, гейератор 18 тактовых импульсов, коммутатор 19, памяти 20 и 21, регистр 22, реверсивный счетчик 23, элемент ПЬ 24, группа элементов И 25, цифроаналоговый преобразователь 26.

Устройство работает следующим образом.

Сигнал начальной установки устанавливает триггер. 2 в единичное состояние, а счетчики 6 и 7 — в нулеhoe состояние.

После этого по сигналам блока 1 выполняется передача тестовых комбинаций в память 8 и данных о статистических характеристик случайных помех в формирователи 12.

Сигнал проходит через элемнт И 3 и разрешает прохождение информации на коммутатор 9» Кроме того, сигнал проходит через элемент ИЛИ 5, поступает в счетчик 6 и устанавливает этот счетчик в состояние 00...01.

С выхода счетчика 6 код адреса поступает в память 8 и разрешает запись информации через коммутатор 9 в память 8, в ячейку с адресом 00...01.

После этого передается вторая тестовая комбинация и т.д.

Таким образом осуществляется запись в память 8 остальных тестовых комбинаций входных сигналоь. При передаче последней тестовой комбинации синхроимпульс переводит счетчик 6 из состояния 11...11 в состояние 00...0.

Информационное слово, пришедшее в память 8, записывается в ячейку с адресом 00...0. Единичный сигнал со счетчика 6 поступает на триггер 2 и устанавливает его в нулевое состояние. Тем самым разрешается прохождение синхроимпульсов из блока 1 через элемент И 4 и запрещается их прохождение через элемент И 3.

Сигнал через элемент И 4 поступает на коммутатор 9. Кроме того, синхроимпульа пост;пает на счетчик 7 и переводит его в состояние 00...01.

Таким образом на формирователи 12 поступает информационное слово, причем первый сегмент длиной 8 разрядов поступает в первый формирователь 12 группы, второй сегмент поступает во второй формирователь 12 и т.д.

Адрес поступает в коммутатор 19 и передается. в памяти 20 и 21, и сегмент информационного слова, по-. ступивший на формирователь„ передается в виде полусегментов в них, т.е. в память 20 поступают старшие

3/2 разрядов, а в память 21 поступают младшие 8/2 разрядов сегмента.

Запись последующих информационных слов в формирователи 12 осуществляется так же, как запись первого информационного слова по возрастающим адресам. При передаче последнего инФормационного слова синхроимпульс через элемент И 4 переводит счетчик

7 из состояния 11...11 в состояние

ОО...ОО. Данные записываются в ячейки с адресом 00...0. Единичный сиг832565 нал со счетчика 7 поступает в генератор 10 и запускает его. На этом заканчивается этап ввода исходных данных и начинается. этап испытаний.

Тактовый импульс из генератора 10 поступает через элемент ИЛИ 5 в счетчик 6 который переходит из состоя-!

I ния 00...00 в состояние 00...01.

При поступлении кода адреса н память

8 осуществляется считывание информа ции из ячейки с адресом 00...01.

Считанная информация передается в суммирующие усилители 13 и на входы эталонного логического блока 16.

Одновременно со считыванием тестовой комбинации из памяти 8 осуществляется формирование случайных помех 15 группой формирователей 12.

Формирователь работает следующим образом.

При поступлении тактового импульса на лход генератора 17 последний формирует код равновероятного двоичного числа. Кроме того, тактовый импульс поступает на коммутатор 19, разрешая прохождение кода с генератора 17 в памяти 20 и 21. В памяти 20 хранятся коды длительностей ь импульсон помех, а в памяти 21 .хранятся коды амплитуд A импульсов помех, записанные в соответствии с заданной двумерной функцией распределения вероятностей F (А,i). Код длительности импульса помехи из памяти 20 поступает на вход реверсивного счетчика 23 и фиксируется н нем. Код амплитуды импульса помехи из памяти поступает н регистр 22. С выхода регистра 22 этот код проходит через элементы И 25 на преобразователь 26 и преобразуется в соответствующее напряжение. Напряжение на выходе преобразователя. 26 присутствует до 40 тех пор, пока реверсивный счетчик

23, работающий на вычитание, не установится в нулевое состояние импульсами, поступающими на его нход с выхода генератора 18. При этом на 45 выходе реверсивного счетчика 23 вырабатывается единичный сигнал, дальнейший счет запрещается.

На выходе элемента НЕ 24 формиРуется нулевой сигнал, запрещающий прохождение сигналов через группу элементов И 25; соответственно на выходе преобразователя 26 устанавливается напряжение равное нулю. Таким образом, формирователи 12 формируют прямоугольные импульсы помех со случайными амплитудами и длительности, причем для .каждого из формирователей амплитуда и длительность подчиняются заданному двумерному закону распределения вероятностей F (A)I 1) 60 (.1=1,2. ..N+1), С выходов формирователей 12 импульсы помех поступают на суммирующие усилители 13, на которые также поступают тестоные сигналы с выхода памя- 65 ти 8 и напряжение с выхода блока 11.

Суммирующие усилители 13 выполнены на операционных усилителях и имеют коэффициент передачи, ранный единице.

Тестовые сигналы, искаженные помехами, и напряжение питания, сложенное с помехами, поступают с выходов суммирующих усилителей 13 на входы испытываемого блока 15. В результате испытываемый блок 15 обрабатывает входную информацию, искаженную помехами, и получает питание от источника, подверженного влиянию помех. Выходные сигналы испытываемого блока 15 и эталонного блока 16 поступают на перные и вторые входы соответственно группы сумматоров 14 по модулю дна, которые выполняют сравнение выходных сигналов испытываемого блока 15 и эталонного блока 3.6. При несовпадении сигналов на каком-либо из выходов блокон 15 и 16 на выходе соответствующего сумматора 14 нырабатывается единичный сигнал.

Устройство позволяет, оценить области устойчивой работы испытываемого блока 15 н условиях воздействия случайных помех. Области устойчивой работы определяются по отношению к амплитудам помех в ниде функций 1(А т» А (Ю+ ) и) где А- максимальное нозможjYn ное значение амплитуды импульса помехи на

i-ом информационном входе, A(i<), — максимальное возможное значение амплитуды импульса помехи на входе питания.

При определении областей устойчивой работы система функционирует, следующим образом.

Перед началом испытаний в память

8 вводятся тестовые комбинации входных сигналов, а в формирователи 12 случайных помех вводятся данные о двумерных функциях распределения вероятностей F„ (А,, t„ ), причем А „,=.,4А, А — =,А П,=...=А(+,,), „— -О. Таким образом, в первом цикле испытаний помехи действуют только на первый информационный вход испытываемого блока 15 °

После записи данных в блок памяти и формирователя 12 (i=1 2.....N+1) случайных помех начинается этап испытаний. Этот этап проводится в течение времени Т. Если за время Т не зарегистрировано ни одного несовпадения выходных сигналов испытываемого блока 15 и эталонного блока 16, то для следующего этапа испытаний данные вводятся, исходя из соотношений А =2 4 A, A. =A(g g), -— О, Значение A óâåëè÷èíàåòñÿ до тех пор, пока при значении А„ щ не будут происходить сбои н работе испытываемого блока 15 н течение интервала времени Т. После этого задается

832565 значение А(,} „) } =AA и определяется

1 значение A,приводящее к сбоям. .(tn1 1

Получаемые в результате испытаний значения Ag 0 A(ppg) щ =0; А щ„, А(Н+ },в = А ° ° ° Aq <-op ??(????,?????? ?????????????????????? ?? ?????????? 20 ?????????????????????? ????????????. ?????? ???????????? ???????????????????? ???? ?????????? ???????????????????? ???????????? ????(„„, a(pfw1> m . Затем определяются области устойчивой работы Ч (A+ A(g ) (+. ), }, ° ° ° .Pg (AQð, A (Q+g р) ° $ Q

После определения всех областей устойчивой работы данные о йих передаются из блока 1.

Аналогичным образом могут быть определены области устойчивой работы по отношению к детерминированным помехам. В этом случае в памяти 20 и

21 хранятся во всех ячейках одинаковые коды длительности ь и амплитуды A импульсов помех соответственно.

Технико-экономическая эффектив- 2О ность изобретения определяется тем, что она.позволяет повысить достоверность результатов испытаний изделий вычислительной техники на помехозащищенность путем точной оценки рабо- 75 тоспособности блоков в условиях воздействия реальных помех. Использование данной системы обеспечивает повышение качества разработки и изготовления блоков ЭВМ. Зо

Формула изобретения

1. Устройство для испытаний логических блоков, содержащее триггер, два элемента И, первый счетчик адреса, память, коммутатор, генератор синхроимпульсов, причем выходы триггера соединены соответственно с первыми входами первого и второго элемен-4О тов И, первый выход первого счетчика ацреса соединен с первым входом памяти, блок питания, о т л и ч а ю щ е— е с я тем, что, с целью расширения функциональных возможностей за счет 45 определения области устойчивой работы, в него введены группа формирователей случайных помех, второй счетчик адреса, группа сумматоров по модулю 2, группа суммирующих усилите- Я} лей, элемент ИЛИ, элемент задержки, причем первый вход устройства соединен с вторыми входами элементов И, выход первого элемента И соединен с первыми входами коммутатора и элементами ИЛИ и вторым входом памяти, выход которой соединен с первыми входами суммирующих усилителей группы и первой группой выходов устрой" ства, выход второго элемента И сое.динен с вторым входом коммутатора, первым входом второго счетчика адреса и первыми входами формирователей случайных помех группы, вторые входы которых соединены с выходом генератора синхроимпульсов, вторым входом элемента ИЛИ и через элемент задержки — с первым выходом устройства, выход элемента ИЛИ соединен с входом первого счетчика адреса, второй выход крторого соединен с входом триггера, второй вход устройства соединен с третьим входом коммутатора, первый выход которого соединен с третьими входами формирователей случайных помех группы, выходы которых и выходы блока питания через соответствующие суммирующие усилители группы соединены с второй группой выходов устройства, первая и вторая группа входов устройства через сумматоры по модулю два группы соединены с вторым.выходом устройства, первый выход второго счетчика адреса соединен с четвертыми входами формирователей случайных помех группы, вторые выходы коммутатора и второго счетчика адреса соединены соответственно с третьим входом памяти и входом генератора синхроимпульсов.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что каждый формирователь случайных помех содержит генератор тактовых импульсов, генератор случайных чисел, коммутатор, две памяти, регистр, реверсивный счетчик, группу элементов И, элемент НЕ, цифроаналоговый преобразователь, причем первый вход формирователя соединен с первыми входами памятей, вторые входы которых соединены с третьим входом формирователя, второй вход которого соединен с первыми входами генератора случайных чисел, коммутатора и реверсивного счет"ика, второй вход которого соединен с выходом генератора тактОвых импульсов, выход генератора случайных чисел соединен с вторым входом коммутатора, выход которого соединен с третьими входами памятей, выход первой памяти через регистр соединен с первыми входами элементов И группы, выход второй памяти через последовательно соединенные реверсивный счетчик, элемент НЕ и элементы И группы соединен с входами цифроаналогового преобразователя, выход которого соединен с выходом формирователя, четвертый вход которого соединен с третьим входом коммутатора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 600484, кл. G 01 R 31/28, 1974.

2. Авторское свидетельство СССР

9 664178, .кл.. Й 06 F 15/46, 1976 (прототип).