Аналого-цифровой преобразователь

Аналого-цифровой преобразователь

Иллюстрации

Показать все

Реферат

 

Отт ИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советсмнк

Социалистических

Реслублнк,ф

К АВТОРСКОМУ СВИ ТИЛЬСТВУ (61) Дополнительное к авт. сеид-ву(22) Заявлено 270979 (2 I ) 2820180/18-21 (53)М. Кл

Н 0З К 1З/17 с присоединением заявки H9—

Государствениый комитет

СССР по делам изобретеиий и открытий (23) Приоритет (53) УДК 681. 325 (088. 8) Опубликовано 150681.бюллетень N9 22

Дата опубликования описания 150 81 (72) Авторы изобретения

М.Е. Бородянский и Е.И. Моравский (71) Заявитель

Таганрогский радиотехнический институт им. В.Д. Калмыкова

1

2 (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЭОВАТЕЛЬ ц н ар 4 @ (2п - (), Изобретение относится к иэмеритеЛьной технике и может быть использовано в информационно-измерительных сист емах, гибридных вычислительных комплексах, системах автоматики, регулирования и контроля.

Известен аналого-цифровой преобразователь повышенного быстродействия, содержащий суммирующий усилитель, ос- о новной цифроаналоговый преобразователь (ЦАП ), компараторы, дополнительный ЦАП, дешифраторы, регистр прсиежуточной памяти, выходной регистр и блок управления )1) .

Недостатком этого преобразователя являются отсутствие возможности кодирования сигналов обеих полярностей и необходимость использования для его реализации прецизионных, сложных в настройке элементов.

Известен также аналого-цифровой преобразователь с циклическим уточнением результата, содержащий набор масштабных Усилителей (Усилитель перестраиваеьим коэффициентом усилений), коммутатор аналоговых сигн алов, многопороговый компаратор, нульорган, деааифратор, блок управления, сумматор, регистр памяти и набор цифроаналоговых преобразователей (2) .

Однако данное устройство характеризуется невозможностью кодирования двухполярных сигналов, приводящей также к тому, что время преобразования входного сигнала т„р становится переменьвюм и может колебаться в пределах где t — время одного элементарного цикла преобразования, и,„- минимально возможное количество циклов в течение всего процесса преоб раз ов ания °

Цель изобретения - расширение функциональных воэможностей преобразователя.

Поставленная цепь достигается тем, что в аналого-цифровой преобразователь, содержащий усилитель с перестраиваеьым коэффициентом передачи, первый вход которого соединен с шиной входного сигнала, второй вход через последоват льно соединенные цифроаналоговый преобразователь, регистр памяти соединен с выходом дешифратора, выход подключен к первому входу многопорогового ком839046

45 паратора, а третий вход соединен с выходом блока управления, вторым входом многопорогового компаратора и первым вхсдом сумматора, введены блок формирования нормального унитарйого кода, формирователь кода и

5 блок коррекции сигнала обратной связи, первый вход которого соединен с выходом блока управления, второй вход соединен с первым выходом многопорогового компаратора и первым входом формирователя кода,а выход соединен со вторым входом усилителя с перестраиваежм коэффициентом передачи, причем второй выход многопорогового компаратора через блок формирования нормального унитарного кода соеди- >5 нен с входом дешифратора, выход которого соединен со вторым входом е формирователя кода, выход которого соединен со вторым входом суммато; ра. 20

На чертеже представлена структурная схема аналого-цифрового преобразователя.

Преобразователь содержит блок 1 управления, усилитель 2 с перестраиваемым коэффициентом передачи, многопороговый компаратор 3, блок 4 формирования нормального унитарного кода, блок 5 коррекции сигнала обратной связи, Формирователь б кода, дешифратор 7, регистр 8 памяти, сумматор 9, цифроаналоговый преобразователь (ЦАП) 10, шина 11 входного сигнала.

Выход блока управления соединен с управляющим входом усилителя 2, . к неинвертирукщему входу которого подключена шина входного сигнала.

В процессе преобразования коэффициент передачи усилителя 2 К принимает различных значений, возрас- 40 тая последовательно в k. раз на каждом. цикле к„=М, <= <,2...,6

kg k4 2l1 9.. 3 " у 1 гдв 3, - коэффициент увеличения передачи К усилителя 2; (<+<) - таков по сравнению с -ым циклом

50 номер цикла преобразования, - число элементарных циклов преобразования; число двоичных разрядов кода цифрового эквивалента входного аналогового сигнала, определяемых на одном цикле.

Выход усилителя 2 соединен со входом многопорогового компаратора 3, число порогов и которого выбирается dO из аоотнсшения й2" -1. Пороги выбрани таким образом, что порога, настроенного на нулевой сигнал, нет. Сдела-. но это для того, чтобы избежать ошибка знака при кодировании сигнала в окрест ности йуля. Пороги расположены симметрично относительно нуля в обе полярности и отличаются друг от друга на постоянную величину — квант цикла. Один выход многопорогового компаратора соединен со входом блока 4 формирования нормального унитарного кода, а другой выход — со входами блока 5 коррекций сигнала обратной связи и формирователя б кода.

Блок 4 приводит возможно ошибочные кодовые комбинации на, выходе многопорогового компаратора, возникающие вследствие большого допустимого разброса зон нечувствительности соседних компараторов, к сплошной последовательности едийиц, т.е. к нормальному унитарному коду. Выход блока 4 соединен со входом дешифратора 7 унитарного кода в позиционный двоичный код.

Блок 5 вводит поправку в сигнал обратной связи, учитывающую полярность результата измерения, полученного на текущем цикле, и компенсирующую добавку в сигнал обратной связи на последнем цикле, учитывающую смещение порогов, многопорогового компаратора относительно нуля.

Выход дешифратора 7 соединен со вторыми входами формирователя б кода и со входами регистра 8 памяти. Выход формирователя б соединен со входом сумматора 9, а выход регистра 8 памяти со входами ЦАП 10, который на каждом цикле формирует аналоговый эквивалент сигнала, соответствующий поступающему на регистр 8 памяти цифровому коду из дешифратора 7. Аналоговые выходы ЦАП 10 и блока 5 подключены к инвертирующему входу усилителя 2. Выход блока 1 управления соединен также с управляющими- входами многопороговогр компаратора 3, блока 5, регистра памяти 8 и сумматора 9. Блок 1 управления осуществляет синхронизацию работы преобразователя.

Устройство работает следующим образом.

Импульсом подготовки к работе все узлы устанавливаются в исходное состояние. Преобразуемый сигнал поступает на неинвертирующий вход усилителя, который на первом цикле имеет коэфФициент передачик К 1. С выхода усилителя сигнал подается на вход многопорогового компаратора.

Код, формируеьый на его выходе, может отличаться от унитарного наличием нулей среди сплошного ряда единиц. Возникает это вследствие грубой настройки (подборки) компараторов, эоны нечувствительности которых могут перекрываться (между собой) . Код с выхода многопорогового компаратора поступает поэтому на вход блока 4 формирования нормального унитарного кода.

839046

Учитывая то, что пороги срабатывания смещены относительно нуля на половину кванта цикла, а кодовые комбинации, формируемые на выходе многопорогового компаратора и управляющие (включением) формированием эквивалентных сигналов на ЦАП 10, такого смещения не имеют, очевидно, на последнем цикле преобразования аналогового сигнала, кратного величине младшего разряда выходного кода, получим аналоговую величину, смаявн50

Унитарный код, формируеьий на выходе блока 4, преобразуется в дешифраторе 7 в прямой двоичный позиционный код для записи в регистр 8 памяти, управляющий цифроаналоговым преобразователем 10, и в Формирователь 6 кода, который может формировать, например, дополнительный код, что создает очевидные преимущества при реалиэ.ации арифметической операции сложения разнополярных кодов.

Сформированные в дешифраторе 7 на первом цикле преобразования и разряды цифрового эквивалента преобразуемого сигнала поступают на формирование аналогового эквивалента через соответствующую секцию регистра 8 па- 15 мяти в и старшие разряды ЦАП 10 и через формирователь б в и старшие разряды сумматора 9. Одновременно признак знака цифрового эквивалента преобразуемого сигнала подается в 20 блок 5 для формирования поправки на полярность s сигнал обратной связи. Эквивалент сигнала с gpJI 10, скорректированный сигналом от блока 5 в усилителе 2 компенсирует входной сигнал. Разность между входным и эквивалентным ему сигналами на следукщих циклах передается уси1-( лителем с коэффициентом K;=k, где

2ck < Я . Выбор коэффициента передачи усилителя 2 таким образом приводит к расширению в k раз диапазона измерения разности сигналов на каждом элементарном цикле, что позволяет испольэовать быстродействующие компараторы низкой точности и значительно упрощает принципиальную схему преобразователя. В этом случае результат сравнения предыдущего цикла уточняется в последующем цикле в (n — ит) младших разрядах, где 40

m=-IogakТаким образом, за ? циклов преобразования Формируется И-разрядный двоичный эквивалент входного сигнала, где 45

М= д+(6-<)m=ng6-3) Ь@К. нув на половину кванта цикла, а нв равную одному из порогов срабатывания (и цифровой эквивалент, на единицу меньше истинного значения) для устранения этой методической сшибки блок 5 на последнем цикле формирует корректирующую добавку в аналоговый эквивалент, компенсирукщую смещение сигнала по отношению к порогам срабатывания компаратора 3, что приводит к соответствию выходного цифрового кода входному аналоговому сигналу с точностью до кванта преобразования.

Технический эффект состоит в зна- чительном расширении класса вводимых в ЦВ?4 Функций, имеющих двухполярное представление аналоговой информации, а экономический — в сокращении вдвое времени (а следовательно, и удешевлении) ввода информации в ЦВМ.

Формула изобретения

Аналого-цифровой преобразователь, содержащий усилитель с перестраивае" мым коэффициентом передачи, первый вход которого соединен с шиной входного сигнала, второй вход через последовательно соединенные цифроаналоговый преобразователь, регистр памяти соединен с выходом дешифратора, выход подключен к первому входу многопорогового компаратора, а третий вход соединен с выходом блока управления, вторым входом многопорогового компаратора и первым входом суьиатора, о тл и ч а ю шийся тем, что, с целью расширения Функциональных возможностей преобразователя, введены блок формирования нормального унитарного кода, формирователь кода и блок коррекции сигнала обратной связи, первый вход которого соединен с выходом блока управления, второй вход соединвн с первым выходом многепорогового компаратора и первым входом формирователя кода, а выход соединен со вторым входом усилителя с перестраиваеьнм коэффициентом передачи, причем второй выход многопорогового компаратора через блок формирования нормального унитарного кода соединен с входом дешифратора, выход которого соединен со вторым входом формирователя кода, выход которого соединен со вторым входов сумматора.

Источники информации, принятые во внимание при экспертизе

1. "Автометрия", 9,3, 1973, с. 104.

2 ° "Приборы и техника эксперимента", Р 2, 1979, с. 96.

839046

Составитель Л. Беляева

Техред C.Мигунова Корректор М немчик, Редактор Л.Петрова

Заказ 4180/3 тираж 988, Подписное

BHHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Филиап ППП "Патент", r. Ужгород, ул. Проектная, 4