Устройство для подавления помехпри цифровой передаче импульснойпоследовательности

Устройство для подавления помехпри цифровой передаче импульснойпоследовательности

Иллюстрации

Показать все

Реферат

 

Союз Советснни

Соцналнстнчеснни

Республик

ОП ИСАНИЕ

ИЗЬБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ пи840745 (61) Дополнительное к авт. свид-ву (51) М. Кл. (22) Заявлено 01. 08. 77 (21) 2514637/18-21 с присоединением заявки РЙ

G 01 R !9/00//

Н 03 К 5/13 еаю Ретееииый

СССР ио леиан иаееретеиий и открытий (23) Приоритет

Опубликовано 23. 06. 8 !. Бюллетень М 23 (5a) УД1(, 621. 317. . 7(088.8) Дата опубликования описания 23.06 .81 (72) Автор изобретения

В. В. Швец

°, «

» « ! ;" . » . °

= - . «1». « (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ПОДАВЛЕНИЯ ПОМЕХ ПРИ ЦИФРОВОЙ

ПЕРЕДАЧЕ ИМПУЛЬСНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ

Изобретение относится к импульсной технике и предназначено для селекции импульсной последовательности в условияк воздействия кратковременных помех, например, в измерительных условиях

Известно устройство допускового контроля временных интервалов между импульсами, содержащее блок управления, счетчик, схеме, формирующие на10 чало и конец строба, инвертор, триггер строба и выходную схему совпадения, определенным образом соединенные между собой (l j .

Недостаток такого устройства сос15тоит в том, что короткий единичный импульс помехи воспринимается как начало или конец контролируемого временного интервала, а короткий нулевой импульс помехи во время действия рабочего импульса воспринимается как интервал межцу импульсами.

Известно также устройство для подавления помех при цифровой передаче импульсной последовательности, содержащее времязадающий каскад, соединенный с первым входом логического элемента ИЛИ, выход которого через инвертор подключен к первому входу выходного логического элемента И (2) .

Однако кратковременные помехи по управляющему входу нарушают правильное функционирование устройства, а наличие звена задержки и дифференциального звена ограничивают возможности erg применения, Кроме того, устройство не контролирует интервал между импульсами.

Цель изобретения — повышение помехозащищенности и расширение функциональных возможностей устройства.

Поставленная цель достигается тем, что в устройство подавления помех при цифровой передаче импульсной последовательности, содержащее времязадающий каскад, соединенный с первым входом логического элемента ИЛИ, выход которого через инвертор подключен к инвертора 3 — нулевой сигнал, запрещающий работу выходного логического элемента И 1-!, на выходе устройства присутствует единичный сигнал. Входной сигнал на шине ll принудительно устанавливает триггер 5 в нулевое состояние, логический элемент И (1-n)-3 закрыт, на выходе его — единичный сигнал.

Так как на выходе инвертора 2 присутствует единичный сигнал, разрешено переключение триггера 4, у которого на выходе — нулевой сигнал.

По сигналу очередного тактового импульса на клемме 12 триггер 4 переключается в нулевое состояние (если до этого оп был в нулевом, то это состояние подтверждается), а по спаду. каждого последующего тактового импуль са подтверждается его нулевое состояние. Триггер 7 не переключается даже после снятия сигнала начальной установки, так как íà его 3 и К-входе — нулевые сигналы. После снятия сигнала начальной. установки на входах триггеров 6 и 7 присутствует единичный сигнал, разрешающий переключение этих триггеров, но они не переключаются, так как нет соответствующих управляющих сигналов.

Пусть на устройство, находяшееся в исходном состоянии, воздействует импульс входной последовательности, имеющий некоторую длительность, значение которой может изменяться от минимального до максимального, Минимальная длительность рабочего импульса 13 (фиг, 2) равна длительности отрезка 14, а максимальная — длительности отрезка 15. Единичный сигнал на входе устройства принудительно удерживает триггер 4 в нулевом состоянии и разрешает переключение триггера 5.

Так как íà J — входе триггера 5 присутствует единичный сигнал, то по спаду первого пришедшего тактового импульса происходит переключение триггера 5 в единичное состояние. Второй тактовый импульс проходит через логический элемент И (1-п)-3, на выходе которого присутствует нулевой сигнал, который поступает на S-вход триггера

6, переключая его в единичное состояние. По спаду второго тактового им55 пульса происходит также переключение триггера 5 в счетном режиме в нулевое состояние, а триггер 7 переклю3 840745 а первому входу выходного логического элемента И, введены четыре триггера, инвертор и rl времязадающих логических элементов И, входами подключенных к первому выходу времязадающего

5 каскада, выходы времязадающих логических элементов И соединены с

-ми входами логического элемента .

ИЛИ, выход которого подключен к 3, С и К вЂ” входам первого триггера, 10 выход первого триггера подключен к входу времязадающего каскада, Я вЂ” входы первого и второго триггеров соединены между собой, а S -вход первого триггера подключен к выходу логичес- 15 кого элемента И, один из входов которого подключен к выходу третьего триггера и к 3 --входу второго триггера, а второй вход логического элемента И соединен с клеммой тактовых импуль- 20 сов, с С-входами второго, третьего и четвертого триггеров и с К-входамн третьего и четвертого триггеров, у которых через инвертор соединены

В-входы, выход четвертого триггера подключен к К-входу второго триггера, прямой выход которого подключен. к (I+I)-ым входам второго (1-3) и (1-n)-го времязадающих элементов И и к 1-входу четвертого триггера, а инверсный выход второго три111гера подключен к второму входу выходного логического элемента И, к Д -входу третьего триггера и к первым входам

1-2, (1-n) -1 и (1-n)-2 времязадающих логических элементов И.

На фиг. 1 приведена принципиальная схема устройства; на фиг. 2 — временная диаграмма.

Устройство содержит выходные логические элементы И 1-1, 1-2,..., (1-п)-1; (I-п)2, (1-и)-3 и (1-n)-4, инверторы 2 и 3, триггеры 4-7, времязадающий каскад 8, логический элемент ИЛИ 9.

В исходном состоянии на входной клемме 10 присутствует нулевой сигнал, принудительно устанавливакщий триггеры 6 и 7 в нулевое состояние.

Нулевой сигнал на выходе триггера 6 устанавливает счетчик 8 в нулевое состояние и запрещает его переключение. Логические элементы 1-1, 1-2, 1-3,..., (I-n)-1, (l-n)-2, (!-n)-3 и (I-и)-4 закрыты, причем на их выходах присутствуют единичные сигналы, на выходе логического элемента

ИЛИ 9 — нулевой сигнал и на выходе таяние. Если же длительность интервала между импульсами больше заданной, то логический элемент И(1-n) — выдаст импульс 19, который приводит устройство в исходное состояние.

Если последовательность входных импульсов состоит из нескольких импульсов различной длительносги с различными интервалами между ними, то продолжая наращивать число логических элементов И, можно добиться контроля за достаточно сложной формой входного сигнала. Логический элемент И(1-n) срабатывает в момент 20, т.е. тогда, когда импульсная последовательность должна закончится, но если входной импульс еще не закончился, то на выходе сигнал не.появится. Это означает, что длительность последнего импульса входной последовательности больше заранее выбранной величины.

Выбор временных интервалов, закоторыми устройство осуществляет слежение, т.е. числа импульсов, на которые настроены все логические элементы

И, осуществляется из условий необходимой точности и с учетом задержек фронта и спада импульса 21 на выходе устройства относительно импульса на входе устройства. При этом следует учитывать, что при повышении точности, т.е. при увеличении тактовой частоты, устройство может подавлять помехи меньшей длительности.

Формула изобретения

Устройство для подавления помех при цифровой передаче импульсной последовательности, содержащее времязадающий каскад, соединенный с первым входом логического элемента ИЛИ, выход которого подключен через инвертор к первому входу выходного логического элемента И, о т л и ч а ющ е е с я тем, что, с целью повыше— ния помехозащищенности и расширения функциональных возможностей, в него введены четыре,триггера, инвертор и времязаданж!их логических элементов И, входами подключенных к первому выходу времязадающего каскада, выходы времязадающих логических элементов И соединены с 1 -ми входами логического элемента ИЛИ, выход которого подключен к 3, С и К вЂ” входам первого триггера, выход первого триг5 840745 чается в единичное состояние, так как на его .! -входе присутствует единичный сигнал а на К-входе — нулевой после чего на 3 -входе триггера 5 устанавливается нулевой сигнал, и

5 каждый последующий тактовый импульс подтверждает нулевое состояние триггера 5.

Пусть на устройство, находящееся в исходном состоянии, воздействует tO импульс, который совпадает со спадом тактового импульса. Триггер 5 переключается в единичное состояние, но до прихода очередного тактового импульса импульс заканчивается, поэтому 15 триггер 5 возвращается в нулевое состояние. Таким образом, кратковременный импульс единичной помехи вызывает кратковременное переключение триггера 5, после чего этот триггер 2о возвращается в исходное состояние, После того, как триггер 6 переключится в единичное состояние, разрешается работа счетчика 8, Если длительность первого импульса последова- >5 тельности больше максимально возможной (отрезок 15), то на выходе логического элемента И (1"n)-3 появляется импульс, который приводит счетчик 8 в исходное состояние, так как ЗО в данном случае длительность пришедшего импульса велика, т.е. он не является рабочим.

После окончания импульса 13 разрешается переключение триггера 4, и з5 по спаду первого пришедшего тактового импульса происходит переключение триггера 4 в единичное состояние. По спаду второго тактового импульса происходит переключение триггера 4 в нуле- 40 вое состояние (в счетном режиме) и переключение триггера 7 в нулевое состояние. Если на устройство воздействует кратковременная нулевая помеха (импульс 16), то она может вызвать 45 временное переключение триггера 4 в единичное состояние, затем он возвращается в нулевое состояние по окон- чании воздействия помехи.

Аналогично логические элементы (И 1-и) и (1-n)-I предназначены дпя отслеживания длительности временного интервала между импульсами. Если длительность временного интервала между импульсом 13 и импульсом 17 меньше заданной, то на выходе логического элемента (1-n) появляется импульс 18, приводящий устройство в исходное сос7 840745 8 гера подключен к входу времязадающего которого подключен к (1+1)-ым входам каскада, Й-входы первого и второго BToporo, (1-3) и (1-n)-ro времятриггеров соединены между собой, а задающих элементов И и к 3 -входу

S-вход первого триггера подключен к четвертого триггера, а инверсный вывыходу логического элемента И, один ход второго триггера подключен к втоиз входов которого подключен к выхо- рому входу выходного логического эледу третьего триггера и ко 1-входу мента И 1-входу третьего триггера и второго триггера, а второй вход ло- к первым входам 1 — 2, (1-n)-1 и (1-n)-2 гического элемента И соединен с клем- времязадающих логических элементов И. мой тактовых импульсов, с С-входами щ второго, третьего и четвертого триг- Источники информации, герон и с К-входами третьего и чет- принятые во внимание при экспертизе вертого триггеров, у которых через 1, Авторское свидетельство СССР инвертор соединены R-входы, выход 457731, кл. Н 03 К 5/20, 1974. четвертого триггера подключен к К-вхо- д 2. Заявка ФРГ Р 2358915, ду второго триггера, прямой выход кл. Н 03 К 5/13, 1975.

840745 о (9!

80) 1!

Составитель В. Ваганов

Техред С.Мигунова Корректор С. Щомак

Редактор С, Родикова

Заказ 4754 65 Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, -35 Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4

° 1

f !

l !

I !