Цифровой интегратор

Цифровой интегратор

Иллюстрации

Показать все

Реферат

 

(,840969

Союз Советскик

Социапистическик

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22)Заявлено 21,09,79 (21) 2820854/18 24 с присоединением заявки .% (23) ПриоритетОпубликовано 23. 06. 81. Бюллетень №23 (51)M., Кд.

G 06 Х1/02

9Ьеударственный квинтет

СССР ао делам нзебретеикй и еткрьпий (5З) ELК681.323 (088.8) Дата опубликования описания 25 . 06 . 8 1 (72) Авторы изобретения

В. П. Данчеев и Б. Н, Денисьев

Московский ордена Ленина энергетический институт (7k) Заявитель (54)ЦИФРОВОЙ ИНТЕГРАТОР!

Изобретение относится к вычислительной технике и может быть использовано при разработке цифровых интегрирующих машин.

Известен цифровой интегратор, содержащий реверсивный счетчик, опорный делитель частоты,1исхем

И-ИЛИ, (m-1) счетчиков-делителей частоты, линии задержки и элементы

Недостаток цифрового интегратора большой объем оборудования.

Наиболее близким по технической сущности к предлагаемому изобрете15 нию является цифровой интегратор,:содержащий регистр подыинтегральной функции, в качестве которого при знакопеременном входном сигнале может быть использован реверсивный счетчик, опорный делитель частоты, два элемента, два элемента И-ИЛИ, счетчик-делитель частоты и линия задержки (21.

Недостатком интегратора является низкая точность вычислений при интегрировании переменных сигналов.

Цель изобретения — повышение точности работы цифрового интегратора.

Поставленная цель достигается тем, что в цифровой интегратор,содержащий регистр подынтегральной функции, опорный делитель частоты, два элемента И-ИЛИ, счетчик, о т л ич а ю шийся тем, что, с целью повышения точности вычислений, в него введены регистр и сумматор-вычитатель частотных потоков, причем. первый вход регистра подынтегральной функции является входом интегратора, группа выходов регистра подынтегральной функции соединена со входами регистра, выход старших разрядов которого соединен с первым входом первого элемента И-ИЛИ, выход младших разрядов регистра соединен с первым входом второго элемента И-ИЛИ соответственно вторые входы первого

3 8 и второго элементов И-ИЛИ соединены с первым выходом опорного делителя частоты, вход которого является входом приращения аргумента подынтегральной функции интегратора, второй выход опорного делителя .частоты соединен с установочным входом„регистра, выход второго элемента И-ИЛИ соединен со входом счетчика, выход которого соединен с первым входом сумматора-вычитателя частотных потоков, второй вход которого соединен с выходом первого элемента И-ИЛИ, выход И-го разряда регистра подынтетральной функции соединен с третьим, входом сумматора-вычитателя частотных потоков, четвертый вход которого объ-! единен со знаковым входом регистра подынтегральной функции, выход сумматора-вычитателя частотных потоков является выходом интегратора.

На чертеже представлена блок-схема цифрового интегратора.

Цифровой интегратор содержит (2Hразрядный) регистр подынтегральной функции, опорный делитель 2 частоты, регистр 3, два элемента И-ИЛИ 4 и 5, счетчик 6, сумматор-вычитатель 7 частотных потоков.

Устройство работает следующим образом.

40969 4. ну этой площади как сумму площадей треугольников:

Формула изобретения.

Перед началом работы опорный делитель 2 частоты устанавливается в

"0". В счетчике 6 перед началоМ работы может быть записано любое число, .но максимальная точность обеспечивается при установке в "!" старшего разряда счетчика 6. Содержимое регистра подынтегральной функции через Т-2 тактов переписывается в регистр 3, при этом интегратор обрабатывает ступенчатую функцию у (t), образующуюся в регистре 3, а не функцию у (t), образующуюся в регистре подыинтегральной функции. Интеграл функции у (t) формируется элементами

И-ИЛИ 4 и 5, опорным делителем 2 частоты и счетчиком 6, причем формируется с высокой точностью, так как на каждом интервале Т обрабатывает-,. ся постоянное число. Интеграл функции y

Считая функцию у (t) на интервалах времени Т линейной, вычислим величиs(KT) =((T) 1(о)) . т+(ч(2!)- (т) 1 т+ .. ((кт)- ((к- ) )) T=(s(r) >(o))+z к = l, 2, 3... Подставляя T=2, получаем приближенное

1р равенство (+) « 4 „(+)«„()1 т-пе! од фзикцчи 3 (4)

Т-период функции у (t) которое в моменты времени t = КТ прекращается в строгое равенство.

Исходя иэ этого, каждый следующий квант приращения интеграла, обусловленный площадью криволинейных треугольников, должен появляться при каждом изменении функции у (t) на 2 ° Этот поток приращений можно снимать с выхода импульса переноса Vl--ro разряда регистра подынтегральной функции. .При возрастании функции у() этот поток приращений нужно складывать с интегралом функции Ч (4) а при убывании у (t) — вычитать из интеграла функции у (t). Поэтому при положительном знаке приращения подынтегральной функции сумматор-вычитатель частотных потоков 7 производит сложение сигналов переноса с

Il-го разряда регистра подынтегральной функции,а при отрицательном— вычитание.

Поскольку погрешность линеаризации криволинейных треугольников, за. ключенных между функциями у (t) и

4О у (t) невелика, погрешность работы предлагаемого интегратора можно оценить как сумму р 0,78+0,3340 (< 2

Таким образом, предлагаемое изобре45 тение позволяет значительно повысить точность интегрирования при знакопеременном входном сигнале, Цифровой интегратор, содержащий регистр подынтегральной функции, опорный делитель частоты, два элемента

И-ИЛИ, счетчик, о т л и ч а ю щ и йс я тем, что, с целью повьппения точности вычислений, в него введены

2. Данчеев В. П. О возможности распараллеливания структуры цифрового ча "тотного интегратора — Материало лы Ш Всесоюзной конференции "Однородные вычислительные системы и среды.

Таганрог, 1972.

5 84096 регистр и сумматор-вычитатель частотных потоков, причем первый вход регистра подынтегральнойй функции является входом интегратора, группа выходов регистра подынтегральной функ5 ции соединена со входами регистра, выход старших разрядов которого соединен с первым входом первого элемента И-ИЛИ, выход младших разрядов регистра соединен с первым входом вто- 10 рого элемента И-ИЛИ соответственно

1 вторые входы первого и второго элементов И-ИЛИ соединены с -первым выходом опорного делителя частоты, вход которого является входом приращения 1S аргумента подынтегральной функции интегратора, второй выход опорного делителя частоты соединен с установочным входом регистра, выход второго элемента И-ИЛИ соединен со входом счетчика, выход которого соединен с первым входом сумматора-вычитате9 6 ля частотных потоков, второй вход которого соединен с выходом первого элемента И-ИЛИ, выход h-го разряда регистра подынтегральной функции спединен с третьим входом сумматора-вычитателя частотнык потоков, четвертый вход которого объединен со знаковым .входом регистра подынтегральной функции, выход сумматора-вычитателя частотных потоков является выходом интегратора.

Источники информации, принятые во внимание при экспертизе

i. Авторское свидетельство СССР и 388277, кл. & 06 3 .1/02, 1973. аказ 4771 76 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб. д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная,4

Составитель В. Вальков

Редактор Н. Пушненкова Техред Н.Яабурка Корректор Г. Решетник