Запоминающее устройство матрич-ного типа c самоконтролем

Запоминающее устройство матрич-ного типа c самоконтролем

Иллюстрации

Показать все

Реферат

 

Союз Советскик

Социалистическик

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИ4ЕТЕЛЬСТВУ ()841063 (61) Дополнительное к авт. свид-ву— (22) Заявлено 10.09.79 (21) 2833470/18-24 с присоединением заявки № (23) Приоритет— (51) M. Кл.

G 11 С 29/00

Гееударетвеиимй квмитет по делам изобретений и открытий (53) УДК 681.327 (088.8) Опубликовано 23.06.81. Бюллетень № 23

Дата опубликования описания 28.06.81 (72) Авторы изобретения

В. К. Конопелько и В. П. Болдырев (71) Заявитель

Минский радиотехнический институт (54) ЗАПОМИНАЮЩЕЕ УСТРОИСТВО МАТРИЧНОГО

ТИПА С САМОКОНТРОЛЕМ

Изобретение относится к запоминающим устройствам и может быть использовано при изготовлении больших интегральных схем запоминающих устройств.

Известно запоминающее устройство матричного типа с произвольной выборкой и разрядной организацией, содержащее матрицу элементов и схемы логики обрамления, позволяющее производить обращение при записи и считывании информации только к одному любому элементу памяти матрицы (11.

Однако работоспособность этого устрой- 10 ства нарушается при отказах и сбоях элементов памяти накопителя.

Наиболее близким по технической сущности к изобретению является запоминающее устройство, содержащее накопитель, числовые шины которого соединены с выходами дешифратора строк, основные и дополнительные выходные шины — с входами блока считывания и вторыми входами второго блока исправления ошибок, соответственно, выход блока считывания подключен к шестому входу первого блока исправления ошибок и первому. входу первого сумматора по модулю два, вторым входом соединенного с выходом второго блока исправления ошибок и пятым входом первого блока исправления ошибок; первые входы первого, блока исправления ошибок соединены с первыми входами второго блока исправления ошибок и выходами блока кодирования, второй и третий входы первого блока исправления ошибок соединены соответственно с шинами разрешения записи и записи, а первый второй и третий выходы его — с одними входами дополнительных элементов И, другие входы которых соединены с шиной управления и первым входом выходного блока, а выходы .— с дополнительными разрядными шинами накопителя, второй вход выходного блока соединен с выходом первого сумматора по модулю два, управляющие входы блока считывания соединены с выходами дешифратора столбцов, первыми и вторым входами блока кодирования и входами основных элементов И, подключенных к шинам записи, разрешения записи, управления и основным разрядным шинам накопителя (2) Недостатком этого устройства является низкая надежность вследствие сложности схем контроля при обращении к одному элементу памяти накопителя.

84

11ель изобретения — повышение надеж ности устройства.

Поставленная цель достигается тем, что в запоминающем устройстве матричного типа с самоконтролем, содержащем накопитель, дешифратор столбцов, дешифратор строк, блок кодирования, первь<й и второй блоки коррекции, сумматор по модулю два, блок считывания, блок вывода информации, основные и дополнительные элементы И, причем числовые шины накопителя соединены с вь!ходами дешифратора строк, выходные шинь, — соответственно с входами блока считывания и одними из входов второго блока коррекции, другие входы которого подключены к выходам блока кодирования, один из входов сумматора Io модулю дB3 подключен и Выходу блока считывания, другой—

К Выход> Б-Гс)рого блока коррекции, а выход--! Одном . из БходОВ б. !Ока ьь!Бода информап((и...,f) óco f В <о . которогÎ сое, I (lift :, с одI I (> (! 11 =, I (! и! (<> I! P 3 B, I P! I и Я . Б ь: х Од ы ((. ш (I © P 3ТОР3 СТРОII I!ÎДКГ!>IOЧC НЫ К 0 IHИМ ИЗ ВХОДОВ

О,-!ОК,(КОДПОO<) 1IIHSJ, УПРЗБЛЯ(О(Ц((М БХОД3., >

ОЛОКВ <. i! I I i>IB3 fIHiI И ОДН И М (!3 ВХОДО Б ÎPIIOB1(ых -->лемс!ГГ(}Б И, другие t)xo;(ь! которых сосДИ НС>i!bi С Ill H HB> )I И П() >) Б, 1(>Н!!1!> СООТБ(1 ГТ IPIIнО, Входы перВОП} олока коорскпии подклю IЕПЬ! К BIЫХО;(}!<3 КОДПPOf33НИЯ. ОДНИМ

УНРЗБ.((>н !H ii Bbi);07(3ivf 0.10К3 счи Гhl.

B3!f >I H ВТО р«ГО б.IOI(."I I(0!) pe KHHH, Г(Ь! - О, ;llИМ HЗ БXO;JOБ ДОПОЛНИТСЛЬНЫХ элсх!с!ГГОБ И, други(входы которых соедиI,:Сiibl . (> il!0 1 HB ШИП >»ПР (Б)(СНИГ(.

=.,1(. .i < (f (ОБ ! (0 : .i (1- (>нь((. !}а зря < н(> х(ц I! III!3М И i: 3 f Oll i! Г<>Л:1,, (Р> I "H(. 8XO.I hl О. (ОК3 КОРРЕ К. и;>Ii c<)e;.I . !eпы <. Бхоз 3 >(H дс:! !1(ф!)3.(ора cTO áЦOB.

Кроме (ог

Q0 ьсf! f o. IoB ОлОКа !.<(ДИРОБЗНИЯ, ДР > ГИС БХОД(>1 KÎТОРОГО ГIОД—

><лю к !(biк,д"ругиv входам элс. !pптов ИЛИ, ВЬ(ХОД(,:. ><0ÃÎÐÛÕ ЯВЛЯЮТСЯ ОДНИМИ ИЗ Вb();0.".0 f блйк(> ко.(1(рОБЗ и и и,, (р>»гис B f>1. <(}äû ко )pU1 o и БГ(Я!От< H Одним(из Бхо „OB ОлО к((КО,(1 IPOB3!

I С р В Ы и б;10 l(1(G p p e!(! I H H l I (, (C O 0 0 i) cl 3! I Î вь((о,шять в Биде блока, содержащего триггер. элем(пты И, элемс!и НЕ и первый и БтоРОЙ с< !х!атОРы flo модУ.(!О IBB, пРичсм Bblход первого сумматора Ilo модулю два соединен с первым входом Второго сумматора по модул:о IB3. первые входы элементов И подключ(..-пы I< Выходх элемснта НЕ, I!pj)BBIH вход перв:->го с(мматора 110 модулю B3 обьс lHHBH с о>и(ими из Бходоь триггера, 3 Второй В;од Бтороl о сумматора по модулю двас входом элемента IIЕ и являются одними из входов f1< р (<}Го блока коррекции, другими входами которого являются вторые входы эле птоБ И и первого сумматора по.модулю два и другой вход триггера, выходы тригГе;)3> эле. »еlГГОВ И И ВТОРОГО сх>м >!3Т01)3 IIÎ

1063 блок 5 считывания, имеющий управляющие входы 6, дешифратор 7 столбцов, выходы которого соединены с входами 8 и 9 блока

1О "îäèðîâàíèÿ,,основные элементы 11 И, шины 12 — 14 управления, служащие, соответственно, для подачи сигналов записи, разрешения записи и обращения. Накопитель 1 содержит разрядные шины 15, блок 5 имеет выход 16.

Кроме того, устройство содержит сумматор 17 по модулю два, первый 18 и второй

19 блоки коррекции. Блок 18 содержит первый 20 и второй 21 сумматоры по модулю два, элемент 22 НЕ, элементы 23 И, триггер

24. Устройстве также содержит блок 25

Бы Вода информ а пии, дополнительные элементы 2о И. Блок !9 содержит сумматоры

27 и 28 ilo модулю два и элемент 29 И.

Блок 10 кодирования содержит элементы ИЛИ, одн ; из входов ко-:;-рь:х объединены и подк.>почены ко входу 9. Входы 8 H 30 блока 10 подключены к другим входам элем:-нтов ИЛИ. выходы которых являются одними из выходов блока 10, другие выходы которого являются входами 31 блока 10.

Входы 30 и 31 блока 10 подключены к входам дешифратора 7.

В блоке 18 коррекции выход сумматора

20 соединен с первым входом сумматора 21.

Первые входы элементов 23 И подключены к выходу элемента 22 НЕ. Первый вход сумматора 20 объединен с одним из входов триггера 24, 3 второй вход сумматора 21 — с входом элeìåffта 22 HE ч являются одними из Бходон блока 18, другими входами которого Hf)ëflþòcÿ вторые входы элементов 23

И и сумматора 20 и другой вход триггера 24.

Выходы триггера 24> элементов 23 И и сумматора 21 Являются выходами блока 18.

Устройство работает след, юн(им образом.

1!ри з,ï"èñè информации на соответствующие п(ины 12 — 14 подаются сигналы записи, разрешения записи и обращения. При этом происходит Бозбужде(гие входов дешифраторов 3 и 7 в соответствии с кодом адреса.

Возбу кденный выход дешифратора 3 строк подкл(о ..ает элементы памяти накопителя 1 гыбранного слова к разрядным и!йнам 15.

Пр(этом Б элемент памяти накопителя 1, находящийся н3 пересечении выбранной строки и столбца, происходит запись входной информации.

При снятии си!П(ала разрешения записи с шин!и !3 запись информации в опрашиваемый элемент памяти накопителя 1 прекращается и происходит контрольное считывание

4 модулю два являются выходами первого блока коррекции.

На чертеже изображена структурная схема запоминающего устройства матричного типа с самоконтролем. Устройство содержит накопитель 1, имеющий числовые шины 2, соединенные с выходами дешифратора 3, и -выходные шины 4, 841063

35

50

55 записанной информации с опрашиваемого элемента памяти накопителя 1 и сравнение

-e на сумматоре 20 с информацией, имеющейся на шине 12.

Наряду с этим двоичный сигнал адреса опрашиваемого разряда, имеюгцийся на входе дешифратора 7, поступает на входы

30 и 31 блока 10 кодирования. На входы 8 блока 10 кодирования поступают сигналы с выходов дешифратора 7, соответствующие входным адресам, содержашим одну едини- 10 цу в адресе (10..0,01,.01..0,...,00..1). На вход

9 блока 10 кодирования поступает сигнал с выхода дешифратора 7, соответствующий нулевому входному адресу 00...0. Эти сигналы, поступая на элементы ИЛИ, а также непосредственно на выход блока, 10 форми- 5 руют на выходах блока 10 сигналы, соответствующие синдромам кода Хемминга информационных разрядов, т. е. формируются все двоичные числа размерности r = Гog (и+

+ 1), где п — общая длина слова, за исключением чисел, содержащих одну единицу, и нулевого числа.

При этом возможны следующие случаи:

1. Опрашивается разряд накопителя 1, соответствующий входному адресу, содержашему любое из двоичных чисел длины m = 25

= г — 1 за исключением чисел, содержащих одну единицу в адресе, и нулевого числа.

При этом на входы 8 и 9 блока 10 поступают нулевые сигналы, а следовательно, на выходах блока 10 кодирования повторяется число, имеющееся на входе дешифратора 7, дополненное нулевым сигналом с выхода элемента ИЛИ.

2. Опрашивается разряд накопителя, соответствующий входному адресу, содержащему одну единицу. При этом на один из входов 8 блока 10 поступает единичный сигнал, на вход 9 — нулевой сигнал. Тогда на выходах блока 10 кодирования повторяется число, имеющееся на входе дешифратора 7, дополненное единичным сигналом с выхода элемента ИЛИ.

3. Опрашивается разряд накопителя, соответствующий нулевому входному адресу.

При этом на входы блока 10 поступают нулевые сигналы, а на вход9 — единичный сиг-

45 нал, и следовательно, на выходы блока 10 поступает нулевое число, инвертированное в двух разрядах и дополненное единичным сигналом с выхода элемента ИЛИ.

Таким образом, в блоке 10 кодирования формируются различные двоичные числа, за исключением чисел, содержащих одну единицу, и нулевого числа. Сформированные в блоке 10 сигналы поступают на входы элементов 23 И и входы первого блока 19 коррекции, где сравниваются с сигналами, поступающими с выходных шин накопителя 1.

При этом возможны следуюшие случаи:

1. Сумматор 20 выдает единичный сигнал, а на выходе блока 19 — нулевой сигнал, Oi pBLilliBBCTi i: дефеKTHbIH элемен мяти матрицы, а информация, хранимая в дополнительных элементах памяти накопителя 1, не совпадает с синдромом, соответствующим опрашиваемому разряду, сформированным блоком 10 кодирования. При этом сумматор 21 выдает единичный сигнал, открывающий элементы 26 И. Элементы 23 И открыты единичным сигналом с элемента

22 НЕ, и сигналы, соответствуюшие синдрому опрашиваемого разряда, сформированные блоком 10 кодирования, заносятся для хранения в дополнительные элементы памяти накопителя 1.

2. На выходе сумматора 20 и блока 19 единичные сигналы. Это означает, что происходит повторное обращение к дефектному элементу памяти накопителя 1 для записи той же информации, что хранится в этом элементе. При этом сумматор 21 выдает нулевой сигнал, в результате элементы 26 И закрыты и информация, хранимая в дополнительных элементах памяти накопителя 1, остается неизменной.

3. На выходе сумматора 20 и блока 19 нулевые сигналы, т. е. обращение к исправному элементу памяти накопителя 1, а информация, хранимая в дополнительных элементах памяти накопителя 1, не совпадает с синдромом, соответствующим опрашиваемому разряду. При этом как и в предыдущем случае, информация, хранимая в дополнительных элементах памяти накопителя 1, остается неизменной.

4. Сумматор 20 выдает нулевой сигнал, а на выходе блока 19 — единичный. Последнее может быть при первом обращении к исправному элементу памяти накопителя 1 за счет того, что при включении напряжения питания дополнительные элементы памяти накопителя 1 устанавливаются в кодовую комбинацию, соответствующую опрашиваемому исправному разряду, или при обращении к неисправному элементу памяти накопителя 1, когда символ, записываемый в этот элемент, совпадает с символом, хранимым неисправным элементом. В этом случае сумматор 21 выдает единичный сигнал, открывающий элементы 26 И, а с выхода элемента

22 НЕ через элементы 23 И заносятся нулевые символы во все дополнительные элементы памяти накопителя I опрашиваемого слова, т. е. происходит.- стирание прежде записанной информации и запись нулевой комбинации кода, указывающей, что информация хранится правильно.

Для исключения возможности неверной записи проверочной информации в дополнительные элементы памяти накопителя 1 во время переходных процессов на элементы

26 И подается сигнал с выхода триггера 24, появляющийся только после снятия сигнала на шине, когда переходные процессы в опрашиваемом элементе памяти накопителя I затухают.

841063

В режиме считывания сигналы по шинам

12 и 13 отсутствуют. При этом элементы 11 и 26 И, заперты, а сигнал о состоянии опрашиваемого элемента памяти накопителя 1 поступает с выхода 16 блока 5 считывания на вход сумматора 17. На другой вход этого сумматора подается корректирующий сигнал с выхода блока 19.

При этом, если опрашивается дефектный элемент памяти накопителя 1, код, снимаемый с выходов блока 10 кодирования совпадает с информацией, хранимой в дополнительных элементах памяти накопителя 1 опрашиваемого слова, и на выходе блока 19 появляется единичный сигнал. Этот сигнал на сумматоре 17 производит исправление си нала, поступающего с выхода 16 блока 5 15 считывания.

Если вызывается исправный элемент памяти накопителя 1, а среди дополнительных элементов памяти накопителя 1 имеется дефектный, то информация, считываемая с до20 полнительных элементов памяти накопителя 1 содержит комбинации вида 00..0, 0 0, 0l, 1 0..0, и не совпадает с кодом, сформированным блоком 10 кодирования. В результате сигнал с выхода блока 5 считывания проходит через сумматор 17 на блок 25 без 25 изменения.

То же происходит, если дефектные элементы памяти в слове накопителя 1 отсутствуют или состояние дефектного элемента памяти совпадает с хранимым состоянием.

Исправленный сигнал с выхода сумматора

17 через блок 25 поступает на выход устройства.

Таким образом, предлагаемое устройство требует для своей реализации меньшего числа элементов схем контроля, чем известное.

Формула изобретения

1. Запоминаюшее устройство матричного 40 типа с самоконтролем, содержащее накопитель, дешифратор столбцов, дешифратор строк, блок кодирования, первый и второй блоки коррекции, сумматор по модулю два, блок считывания, блок вывода информации, основные и дополнительные элементы И, при- 45 чем числовые шины накопителя соединены с выходами дешифратора строк, выходные шины — соответственно с входами блока считывания и одними из входов второго блока коррекции, другие входы которого подключены к выходам блока кодирования, один из входов сумматора по модулю два подключен к выходу блока считывания, другой — к выходу. второго блока коррекции, а выход — к одному из входов блока вывода информации, другой вход которого соединен с одной из шин управления, выходы дешифратора строк подключены к одним из входов блока кодирования, управляющим входам блока считывания и одним из входов основных элементов И, другие входы которых соединены с шинами управления, соответственно, входы первого блока коррекции подключены к выходам блока кодирования, одним из шин управления и выходам блока считывания и второго блока коррекции, а выходы — к одним из входов дополнительных элементов И, другие входы которых соединены с одной из шин управления, выходы элементов И соединены с разрядными шинами накопителя, отличающееся тем, что, с целью повышения надежности устройства, в нем другие входы блока коррекции соединены с входами дешифратора столбцов.

2. Устройство по п. 1, отличающееся тем, что блок кодирования содержит элементы ИЛИ, одни из входов которых объединены и являются одним из входов блока кодирования, другие входы которого подключены к другим входам элементов ИЛИ, выходы которых являются одними из выходов блока кодирования, другие выходы которого являются одними из входов блока кодирования.

3. Устройство по п. 1, отличающееся тем, что первый блок коррекции содержит триггер, элементы И, элемент НЕ и первый и второй сумматоры по модулю два, причем выход первого сумматора по модулю два соединен с первым входом второго сумматора по модулю два, первые входы элементов

И -подключены к выходу элемента НЕ, первый вход первого сумматора по модулю два объединен с одними из входов триггера, а второй вход второго сумматора по модулю два — с входом элемента НЕ и являются одними из входов первого блока коррекции, другими входами которого являются вторые входы элементов И и первого сумматора по модулю два и другой вход триггера, выходы триггера, элементов И и второго сумматора по модулю два являются выходами первого блока коррекции.

Источники информации, принятые во внимание при экспертизе

1. Микроэлектроника, Под ред. Ф. А. Лукина, М., «Советское радио», 1972, вып. 5, с. 128 — 150.

2. Авторское свидетельство СССР по заявке № 2180536/18-24, кл. G 11 С 11/00, 1975 (прототип) . 841063

Составитель В. Рудаков

Редактор Г. Кацалап Техред А. Бойкас Корректор М. Демчик

Заказ 4780/81 Тираж 645 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5 филиал ППП «Патент», г. Ужгород, ул. Проектная, 4