Устройство для контроля блоковоперативной памяти

Устройство для контроля блоковоперативной памяти

Иллюстрации

Показать все

Реферат

 

Союз Советскии

Социалистическик

Республик

ОП ИСАНИЕ

ИЗЬБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

«»841064 (61) Дополнительное к авт. свид-ву— (22) Заявлено 26.10.79 (21) 2833676/18-24 с присоединением заявки №вЂ” (23) Приоритет— (51) М. Кл.з

G 11 С 29/00

Геаударстееиимй комитет

СССР

Опубликовано 23.06.81. Бюллетень № 23

Дата опубликования описания 28.06.81 (53) УДК 681.327 (088.8) ло делам изобретений и открытий л (72) Авторы изобретения

Г. Г. Мамджян и Г. Я. Слуцкий (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ОПЕРАТИВНОЙ ПАМЯТИ

Изобретение относится к запоминающим устройствам (ЗУ), а именно к устройствам для контроля блоков оперативной памяти.

Известно устройство для контроля оперативной памяти, в.котором изменение адреса производится не последовательным перебором, а по иному закону, например, используются «галопирующие» тесты. Это делает контроль более достоверным, так как позволяет комбинировать последовательность обращения к любому адресу ЗУ с обращениями ко всем остальным адресам (1).

Однако, несмотря на большую длительность проверки (число обращений к ЗУ составляет 2А, где А — количество адресов), распределение информации по разрядам является однородным. При этом требуются дополнительные динамические тесты для более полного контроля ЗУ.

Наиболее близкйм по технической сущности к изобретению является устройство, реализующее тест«динамический адресный код». Это устройство содержит блок управления, регистр числа, счетчики, счетный триггер, формирователь, элемент И, полусумматор и основные и дополнительные коммутаторы (2) .

Однако в этом устройстве изменение адреса производится последовательно, так как в условиях эксплуатации обращение к адресам производится в произвольном порядке. Это снижает достоверность контроля.

Цель изобретения — повышение достоверности контроля.

Поставленная цель достигается тем, что в устройство для контроля блоков оператив1р ной памяти, содержащее регистр числа, блок управления, счетчики, триггер и первый коммутатор, причем входы регистра числа подключены к выходам первого коммутатора, первый выход блока управления соединен с входом первого счетчика и первым входом

1» второго счетчика, входы третьего счетчика подключены соответственно к выходам первого счетчика и триггера, выход которого соединен с выходом первого счетчика, второй выход блока управления и выходы регистра числа являются одними из выходов устройства, введены четвертый и пятый счетчики, второй и третий коммутаторы, сумматор и схему сравнения, причем выход первого счет чика подключен к первому входу четвер841064

Формула изобретения

55 того счетчика, второму входу второго счетчика и входу пятого счетчика, выходы которого соединены с одними из входов первого коммутатора и второгой коммутатора, другие входы которого подключены, соответственно к выходам третьего счетчика и схемы сравнения, а выходы — к одним из входов сумматора, входы схемы сравнения соединены соответственно с выходами второго счетчика и четвертого счетчика, второй вход которого подключен к первому выходу блока управления, входы третьего коммутатора подключены соответственно к третьему выходу блока управления и выходам второго и четвертого счетчиков; а выходы — к другим входам сумматора, выходы которого соединены с другими входами первого коммутатора, выходы третьего коммутатора являются другими выходами устройства.

На чертеже приведена структурная схема предлагаемого устройства.

Устройство содержит блок 1 управления, регистр 2 числа, первый коммутатор 3, первый счетчик 4, триггер 5, второй счетчик 6, третий счетчик 7, четвертый счетчик 8, сумматор 9, второй коммутатор 10, третий коммутатор 11, пятый счетчик 12 и схему 13 сравнения. К устройству подключается контролируемый блок 14 оперативной памяти.

Первый выход блока 1 соединен с входом счетчика 4 и первым входом счетчика 6.

Входы счетчика 7 подключены соответственно к выходам счетчика 4 и триггера 5, второй выход блока 1 и выходы регистра 2 числа являются одними из выходов устройства.

Выход счетчика 4 подключен к первому входу счетчика 8, второму входу счетчика 6 и входу счетчика 12, выходы которого соединены с одними из входов коммутатора 3 и коммутатора 10,другие входы которого подключены соответственно к выходам счетчика

7 и схемы 13 сравнения, а выходы — к одним из входов сумматора 9. Входы схемы 13 сравнения соединены соответственно с выходами счетчика 6 и счетчика 8, второй вход которого подключен к первому выходу блока

1. Входы коммутатора 11 подключены соответственно к третьему выходу блока 1 и выходам счетчиков 6 и 8, а выходы — к другим входам сумматора 9, выходы которого соединены с другими входами коммутатора 3.

Выходы коммутатора 11 являются другими выходами устройства.

Устройство работает следующим образом

Первоначально все счетчики 4, 6, 7, 8 и 12 и триггер 5 устанавливаются в исходное нулевое состояние. Формирование кода адреса блока 14 памяти производится с помощью счетчика 6, работающего на сложение, счетчика 8, работающего на вычитание, и коммутатора 11. На вход коммутатора 11 с блока 1 управления подается сигнал, позволяющий коммутировать выходы счетчиков 6 и 8, с которых снимаются адресные сигналы.

Блок 1 управления формирует одновременно импульсы обращения и режим записи или

1О

15 го г5 зо

4О

4 считывания блока 14. Изменение состояния счетчиков 4, 6 и 8 производится сигналами с выхода блока 1 управления. Счетчики 4, 6, 7 8 и 12 имеют одинаковую разрядность.

С выхода переноса старшего разряда счетчика 4 формируется сигнал, которым производится вычитание «1» в счетчике.6 и добавление «1» в счетчике 8, который также подается на вход установки в «1» триггера 5 и входы счетчиков 12 и 7. Благодаря этому в каждом последующем цикле исходное состояние счетчиков 6 и 8 равно. Так как в нулевом состоянии триггер 5 запрещает работу счетчика 7, то по окончании первого цикла состояние счетчика 12 изменяется на «1», а состояние счетчика 7 остается в прежнем состоянии. В дальнейшем код счетчика 7 на единицу меньше кода счетчика 12.

Код данных формируется путем сложения на сумматоре 9 кода адреса с выхода коммутатора 11 и кода цикла с выхода коммутатора 10.

С помощью коммутатора 3 обеспечивается подключение к соответствующим разрядам регистра числа 2 различных разрядов сумматора для выравнивания динамики работы разных разрядов.

Рассмотрим пример работы устройства, при котором вначале производится запись информации в i-ый вдрес, формируемый счетчиком 6, затем считывание из j-ого адреса, формируемого счетчиком 8, затем считывание из i-oro адреса. После этого происходит изменение состояния счетчиков 6 и 8.

Если в данном цикле опрашивается адрес, в котором записана информация в предыдущем цикле, то для восстановления этой информации код формируется путем сложения на сумматоре 9 кода данного адреса с кодом счетчика 6. Для восстановления информации записанной в текущем цикле, сумматор 9 складывает код данного адреса с кодом счет чика 12. Схема 13 сравнения сравнивает коды счетчиков 6 и 8 и, соответственно, через коммутатор 10 подключает на вход сумматора 9 либо выход счетчика 7, либо выход счетчика 12.

Таким образом, в каждом цикле изменяется порядок чередования адресов и изменяется информация, записываемая по каждому адресу. Контроль является универсальным и не может быть подменен отдельными более простыми тестами.

Устройство для контроля блоков оперативной памяти, содержащее регистр числа, блок управления, счетчики, триггер и первый коммутатор, причем входы регистра числа подключены к выходам первого коммутатора, первый выход блока управления соединен с входом первого счетчика и первым входом второго счетчика, входы третьего

841064

Составитель f3. Рудаков

Редактор Г. Каналап Текред Л. ho 1"û"ñ: Корректор Ю. Макаренко

Заказ 4780/81 Тираж 845 Подписное

ВНИИПИ Государственного комнтета СССР по делам изобретений и открытий! 13035, Москаа, )K — 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород ул. Проектная, 4 счетчика подключены, соотвегственно, к выходам первого счетчика и триггера, выход которого соединен с выходом первого c÷åòчика, второй выход блока управления и выходы регистра числа являются одними из ",ыходов устройства, отличающееся тем, что, с целью повышения достоверности контроля, оно содержит четвертый и пятый счетчики, второй и третий коммутаторы, сумматор и схему сравнения, причем выход первого счетчика подключен к первому входу четвертого счетчика, второму входу второго счетчика и входу пятого счетчика, выходы которого соединены с одними из входов первого коммутатора и второго коммутатора, другие входы которого подключены, соответственно, к выходам третьего счетчика и схемы сравнения, а выходы — к одним из входов сумматора, входы схемы сравнения coеаз по :ООГВЕ !СТЬЕННО С ВЫХОдаМИ ВторОГО счст шка и четвертого счетчика, второй вход которого подключен к первому выходу блока управления, входы третьего коммутатора по,1клк>чеиы соответственно к третьему выходу блока управления и выходам второго и четвертого счетчиков, а выходы — к другим входам сумматора, выходы которого соединены с другими входами первого коммутатора, выходы третьего коммутатора являются другими выходами устройства.

Источники информации, принятые во внимание при экспертизе

1. ОСТ АШ0.306.003, ред. 1 — 76, ЕС ЭВМ

Устройства запоминающие, методы испытаний, группа Э65.

2, Авторское свидетельство СССР

K 547837, кл. G 11 С 29/00, 1975 (прототип).